M
missbirdie
Guest
Halo Aku butuh bantuan dalam kode VHDL berikut .. Aku tidak begitu baik dalam VHDL jadi aku perlu seseorang untuk menjelaskan kepada saya bagaimana kode ini mencapai pemancar UART plz VHDL Kode: ======== uart_tx entitas adalah Port (CLK: di std_logic; CLR: di std_logic ; tx_data: di STD_LOGIC_VECTOR (7 downto 0); siap: di std_logic; tdre: keluar std_logic; TXD: std_logic keluar); akhir uart_tx, arsitektur uart_tx dari uart_tx adalah jenis state_type adalah (menandai, mulai, delay, pergeseran, berhenti); sinyal negara: state_type; sinyal txbuff: STD_LOGIC_VECTOR (7 downto 0); sinyal baud_count: STD_LOGIC_VECTOR (11 downto 0); sinyal bit_count: STD_LOGIC_VECTOR (3 downto 0); bit_time konstan: STD_LOGIC_VECTOR (11 downto 0): = X "A28" ; mulai uart2: proses (CLK, CLR, siap) mulai jika maka negara CLR = '1 '