Kesalahan: Node Misalnya "U1" instantiates terdefinisi

[YeeDeeAii]

Ini adalah bagian saya sudah mengalami masalah dengan: PERPUSTAKAAN IEEE; PENGGUNAAN IEEE.STD_LOGIC_1164.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL PENGGUNAAN; NoteTabs entitas adalah port (CLK: di std_logic; ToneIndex: OUT STD_LOGIC_VECTOR (3 downto 0)); END; ARSITEKTUR satu ADALAH KOMPONEN DARI NoteTabs MUSIC PORT (alamat: IN STD_LOGIC_VECTOR (7 downto 0); inclock: di std_logic; q: OUT STD_LOGIC_VECTOR (3 downto 0)); KOMPONEN END; SIGNAL Counter: STD_LOGIC_VECTOR (7 downto 0); BEGIN CNT8: PROSES (CLK, Counter) BEGIN JIKA KEMUDIAN Counter = 138 Kontra

 

[shnain]

Hai, Di mana deskripsi arsitektur MUSIK? Hormat, Said.

 

[YeeDeeAii]

Aku tidak cukup mengerti? "Musik" hanyalah sebuah komponen? Entitas hanya dapat menjadi pelabuhan dipetakan? Aku telah mencari contoh lain: library IEEE; menggunakan IEEE.STD_LOGIC_1164.ALL; entitas MUX2 adalah port (SEL, A, B: di std_logic; F: keluar std_logic); akhir; arsitektur STRUKTUR dari MUX2 adalah port INV komponen (A: di std_logic; F: keluar std_logic); komponen akhir; komponen AOI port (A, B, C, D: di std_logic; F: keluar std_logic); akhir komponen; sinyal Selb: std_logic; mulai G1: INV pelabuhan peta (SEL, Selb); G2: AOI pelabuhan peta (SEL, A, Selb, B, F) end; Dan ini runns ok

 

[YeeDeeAii]

Masalah terpecahkan! Untuk beberapa alasan, saya sudah menghapus file yang mendefinisikan entitas, tapi saya lupa tentang hal itu. Namun, terima kasih atas bantuan!