kesalahan dalam Verilog kode (mendesak)

[ravindra kalla]

hi, tolong katakan padaku tentang kesalahan -------- Error: (vsim-3601) Iterasi batas dicapai pada 60ns waktu ", ini occure dalam simulasi Verilog saya

 

[echo47]

Dari Lampiran C Pengguna ModelSim itu v6.0c Manual: [color = blue] Mendeteksi terbatas nol-delay loop [/color] Jika sejumlah besar delta terjadi tanpa memajukan waktu, biasanya merupakan gejala dari sebuah loop nol-delay terbatas dalam desain. Dalam rangka untuk mendeteksi keberadaan loop ini, ModelSim mendefinisikan sebuah batas, "iterasi batas", pada jumlah delta yang berurutan yang dapat terjadi. Ketika ModelSim mencapai batas iterasi, itu mengeluarkan pesan peringatan. Batas iterasi Nilai default adalah 5000. Jika Anda menerima peringatan batas iterasi, pertama meningkatkan batas iterasi dan mencoba untuk melanjutkan simulasi. Anda dapat mengatur batas iterasi dari menu> Simulasikan Runtime Pilihan atau dengan memodifikasi IterationLimit (UM-534) variabel dalam modelsim.ini tersebut. Lihat "Preferensi variabel yang terletak di file INI" (UM-526) untuk informasi lebih lanjut tentang memodifikasi file modelsim.ini. Jika masalah terus berlanjut, mencari nol-delay loop. Jalankan simulasi dan melihat kode sumber ketika terjadi kesalahan. Gunakan tombol langkah untuk langkah melalui kode dan melihat sinyal atau variabel yang terus-menerus berosilasi. Dua penyebab umum adalah lingkaran yang tidak memiliki keluar, atau serangkaian gerbang dengan nol keterlambatan di mana output terhubung kembali ke input. Mengapa semua pertanyaan Anda "mendesak"?