Kepepatan dalam sintesis

[alam.tauqueer]

Bisakah satu katakan padaku Apa yang merata di sintesis?

Salam
Tauqueer

 

[sizzlers]

mendatarkan tidak lain hanyalah pergi ke hirarki, yaitu dari tingkat atas ke tingkat terakhir.
benar me if i am salah

thanku

 

[research235]

halo

If i memahami benar u abt ur berbicara datar desin sebelum synsthesis bagian.sejak r Verilog VHDL coding dalam hierarki jalan dan ada diffent penamaan pada tahap-tahap dan jika kita tidak memberikan rata maka akan ada bentrokan penamaan nama yang sama.agar dapat lebih datang ini,, kami menyatakan sebagai datar dan kemudian kita mendapatkan daftar bersih akhir setelah sintesis.

mungkin akan i am salah tolong beritahu saya

 

[sam536]

Silakan periksa halaman di bawah ini untuk rincian flatening ..http://www.edaboard.com/viewtopic.php?t=262734&highlight=flatSeperti yang saya jelaskan dalam halaman di atas (wrto DC),

Flatening bekerja dengan mengubah logika combo menjadi dua tingkat SOP (jumlah-of-produk) bentuk dan menghapus istilah menengah.

Bagaimana set_flatten Worsk di DC:
Produk = X * W;
X = Y Z;
ketika Anda set, set_flatten benar di DC, akan optimasi,
produk = (Y Z) * W => Y * Z * W W;Flatening adalah salah oftenly untuk menghapus hierarki dan membuat desain datar.Menghilangkan Ungrouping tingkat hirarki dalam desain

 

[alam.tauqueer]

Jadi pada dasarnya adalah menghasilkan flatening netlist dengan menghapus combo antara logika dan dioptimalkan ke SOP.
tolong katakan jika pemahaman saya salah.

 

[RBB]

Sam memukulnya di kepala.Synposys menggunakan beberapa membingungkan penamaan, tapi rata adalah mengubah logika dalam jumlah combinational-of-produk.Ungrouping menghapus hierarki.Keduanya dapat meningkatkan waktu.Tergantung pada desain yang mereka dapat mengurangi hitungan gerbang.