Kebingungan!

[sophiefans]

Aku menggambar skematik & tata letak sesuai dengan rangkaian bandgap.Ketika LVS, yang nomor BJT tidak serasi.
Karena yang BJT parameter "pengali" adalah setted "8" dalam skema diakui sebagai "1" BJT di netlist, sementara "8" BJTs dalam tata letak adalah recongnized sebagai "8".

Bagaimana saya bisa mengatasinya?
butuh bantuan Anda
3X

 

[aomeen]

Jika multiplyer dari model tidak beroperasi, satu-satunya solusi adalah menghubungkan 8 transistor secara paralel, masing-masing dengan multiplier sama dengan 1 ...

 

[DenisMark]

LVS peraturan harus memiliki aturan untuk jumlah contoh paralel dalam satu.Dalam kasus ini LVS wil u tidak mendapatkan kesalahan.Dan Netlists untuk skema dan tata letak (bagaimana u jelaskan) yang benar.

 

[jcpu]

Dear sophiefans:

Ketika mutiple paralel BJT terhubung bersama-sama,
mereka sering mendapatkan dikurangi menjadi satu BJT besar.
Hal ini benar-benar "total emitor Area" (AE) bahwa perangkat lunak LVS diperiksa,
tapi file perintah harus benar memulai memeriksa fungsi AE ini.

Bersenang-senang,

 

[sunny0421]

i think kasus adalah seperti thansistors (koneksi paralel), file LVS hanya memeriksa ukuran total, Anda harus membuat 8 bjt sebagai yang besar di sisi tata letak, tapi i 'm tidak yakin

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />

 

[YESH_23]

aturan yang LVS Desember tidak mampu mengurangi parally commected bjt hanya memodifikasi bahwa ..