Interkoneksi dari dua layout yang berbeda pandangan.

[santom]

HI semua,
I am new to this layout analog designing.I sudah mendapat dua pertanyaan untuk meminta Anda semua orang.

1.Jika saya punya tiga inverter mengatakan A dan B, dan juga lagi A yang berasal dari dimensi yang berbeda (A dan B), maka saya telah membuat tata letak yang inverter secara individual dan bahkan melakukan LVS itu untuk memeriksa operation.Now ketika saya mencoba menghubungkan dua blok A, B dan A, harus aku hanya mengimpor tampilan tata letak dari tiga inverter dalam jendela layout baru dan mencoba untuk menghubungkan itu.2.I mencoba step.But pertama saya mendapatkan beberapa 'Info panas n-baik' error.I hanya ingin tahu apakah ada sesuatu yang tersedia seperti simbol''tampilan untuk skematis "untuk layout.Will saya mendapatkan sebuah template bentuk tunggal inverter dari tampilan tata letak itu.Saran dan bantuan berharga akan lebih baik dan cukup besar.

Santom

 

[Pat_Mustard]

Santom

1 / Jika saya memahami benar ini terdengar seperti ini metodologi yang tepat.Anda harus menciptakan inverter untuk menjadi sama tinggi (di sumbu Y) dan lebar yang berbeda (dalam sumbu x), dan membuat mereka DRC dan bersih LVS standalone.Salah semua selesai mereka inverter dapat digunakan sebagai 'sub blok' dalam sel yang lebih besar.

2 / Kesalahan Anda mengalami terdengar seperti masalah substrat, telah Anda pasti menghubungkan 'Nwell' bahwa perangkat PMOS duduk in ke Vdd?Periksa koneksi substrat dalam layout.Saya harap ini beberapa penggunaan, saya tidak pernah datang di tampilan simbol untuk tata letak dan dont bayangkan Anda memerlukannya.

 

[santom]

Hai,
Thanks for the reply.Also cepat bahagia karena saya membuat Anda memahami masalah dengan benar

Saya koneksi substrat baik untuk PMOS dan NMOS dihubungkan dengan benar dan dapat dikonfirmasi oleh hasil pertandingan LVS individu wouldnt inverters.I telah mendapat hasil yang benar jika memiliki beberapa koneksi salah

Saya memiliki sebuah blok besar diagram.I melakukan tata letak semua blok kecil dan melakukan hal yang LVS separately.Now aku mulai menggabungkan itu satu per satu dan aku mendapatkan kesalahan ini.

Untuk referensi, saya akan melampirkan gambar layout gabungan hanya dua inverter dengan post.In ini gambar sisi kiri mewakili inverter A dan sisi kanan inverter B. Saya hanya berhubungan baik dengan logam 1.Terima kasih untuk membantu saya.

Santom
Last edited by santom pada 04 Jun 2009 4:55; edited 1 time in total

 

[Pat_Mustard]

Dari melihat diagram aku akan mengatakan bahwa Vdd!dan gnd!untuk inverter A dan B harus dihubungkan juga logam, hal ini dapat membingungkan LVS.

Ini mungkin peringatan daripada kesalahan, fakta bahwa itu datang dengan 'info' penanda menunjukkan ini.Mungkin aturan membandingkan alat LVS Anda menggunakan tidak mengakui Vdd!sebagai nama pasokan dan sebagainya adalah hanya peringatan bahwa nwell terhubung ke sesuatu yang lain daripada (apa yang dianggapnya adalah) persediaan.

 

[santom]

Thanks for the reply dan juga untuk bergabung tip.I dua Vdds dan dua gnds.

Namun masih menunjukkan kesalahan sebagai 'Info: Hot nwell'. Aku sudah mulai agak bingung seperti di mana ia akan wrong.What bisa lagi menjadi masalah dalam hal ini.

Santom

 

[Pat_Mustard]

Saya menyarankan bahwa itu adalah suatu peringatan, bukan kesalahan.Anda akan sering mendapatkan peringatan sementara melakukan DRC / LVS verifikasi dan itu adalah tanggung jawab para insinyur untuk belajar yang dapat diabaikan dan yang pantas diselidiki lebih lanjut.Lihat di manual desain Anda untuk peringatan ini dan melihat apa yang dikatakannya, berbicara kepada vendor perangkat verifikasi Anda tentang masalah juga.Apa pun yang Anda lakukan dont kaset keluar tanpa memahami apa peringatan ini merujuk juga, terutama ketika ia melibatkan substrat.

 

[santom]

OK terima kasih atas panduan yang sangat berharga yang Anda berikan akan melakukan me.I that.So saya pikir untuk saat ini saya akan terus menghubungkan semua blok remaning seluruh skematik's layout untuk mendapatkan seluruh gambar dengan mengabaikan peringatan itu memberikan panas mengenai nwel .

Tapi saya ingin tahu arti satu lagi error (berkaitan dengan terapung gerbang) yang akan ditampilkan untuk diagram ini disebut di atas.

Gambar terlampir di bawah ini:SantomDitambahkan setelah 28 menit:Hi teman,
Aku memutuskan bahwa kesalahan (berkaitan dengan terapung gerbang) yang saya tanya Anda dalam posting sebelumnya.

Aku lagi mendefinisikan pin IN dan OUT digabung secara terpisah pada tata letak dua inverter dan menghapus pin sudah disajikan dalam individu inverter.

Sekali lagi terima kasih atas bantuan Anda.

Santom
Last edited by santom pada 04 Jun 2009 4:54; edited 1 time in total

 

[Pat_Mustard]

Hal ini harus dilakukan dengan hirarki, pada tingkat ini jari-jari gerbang PMOS dan NMOS Anda terhubung ke logam dan tidak ada yang lain.Namun sekali blok ini ditempatkan dalam blok yang lebih besar 'DI' akan didorong oleh sesuatu, yaitu bantalan, FET, resistor, dll, dan peringatan ini akan hilang.Ini sering merupakan ide yang baik untuk menempatkan antena dioda pada input (gerbang bersih) dari sel-sel logika karena mereka biasanya digerakkan oleh kabel tipis panjang, sehingga dioda harus mengurangi aturan Electrical centang (ERC) kesalahan.