Insetion keterlambatan dan Skew dari Jam

[sharu]

Bagaimana jika penundaan dan Skew Insersi dari Jam adalah cara yang lebih dari yang ditentukan?Apa yang akan terjadi untuk merancang?

 

[Memphis]

Sejauh yang saya tahu, itu akan membuat waktu konvergensi menjadi lebih keras .... Semoga hal ini bermanfaat ...

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[linuxluo]

hai,
Saya kira dalam banyak desain, hanya peduli condong lokal.

 

[semiconductorman]

Penyisipan penundaan itu juga sangat penting karena jika u berusaha untuk waktu penutupan ic penuh kemudian ok.tapi jika u akan ditutup katakanlah modul yang akan duduk di ic penuh.PLL biasanya digunakan untuk membuat distribusi jam ...lihat sekarang masalah apa yang akan datang jika Anda tidak memenuhi penyisipan tepat menunda!!

 

[funzero]

Ketika sintesis, desain mungkin 10% overconstrained.Anda mengatakan itu jauh.
Saya rasa, sebaiknya kau kembali sintesis itu untuk memenuhi kendala waktu Anda.

 

[power-twq]

Jika condong lebih besar, maka data yang lewat dari satu Registe RTO mendaftar lain

akan hilang karena waktu memegang pelanggaran.

jika penyisipan penundaan terlalu besar, Kecepatan chip Anda dengan commnuicate

chip akan sangat lambat.sharu wrote:

Bagaimana jika penundaan dan Skew Insersi dari Jam adalah cara yang lebih dari yang ditentukan?
Apa yang akan terjadi untuk merancang?