Input dan Output menunda penganggaran untuk 2 FPGA

[cherjier]

Hi all,

contoh i memiliki 2 FPGA pada satu papan PCB.fpga1 dan fpga2 akan berkomunikasi satu sama lain.akan sinyal output dari FPGA 1 sampai FPGA 2.sehingga output dari fpga1 akan benar-benar memiliki routing internal menunda papan routing tingkat keterlambatan, jadi bagaimana kita aftually ditentukan input yang diharapkan menunda untuk FPGA 2?apakah informasi ini bisa ge dapatkan dari laporan PAR Xilinx?atau laporan jejak?

dokumen mengenai masalah ini?

terima kasih banyak

 

[echo47]

Aku tidak bisa memberikan info spesifik tanpa mengetahui rincian jalur sinyal Anda.Dapatkah Anda menunjukkan contoh HDL sederhana yang menggambarkan apa yang Anda coba lakukan?

Jika Anda ingin tahu performa I / O kemampuan dari FPGA, lihat di "Switching Karakteristik" bagian lembar data FPGA Anda.

Jika Anda ingin belajar bagaimana untuk membatasi waktu antara logika internal dan I / O bantalan, lihat bab "Waktu Kendala Strategi" dalam Panduan Kendala ISE.

Jika Anda ingin mengetahui penundaan maksimum antara logika internal dan I / O bantalan, Trace Laporan yang memberikan info itu, jika Anda memiliki kendala waktu yang cocok diterapkan pada sinyal.Anda mungkin perlu mengaktifkan Trace's "verbose" mode untuk melihat info mengenai waktu sinyal yang memenuhi.Juga, lihat manual Trace ISE Anda Development System Reference Guide.

Jika Anda ingin melihat rute individu keterlambatan, Anda dapat menggunakan Tools -> Delay fitur FPGA Editor.

Untuk kebanyakan pengguna, itu cukup untuk menerapkan batasan-batasan waktu yang sesuai, dan jika PAR memenuhi kendala tersebut, maka Anda selesai.PAR mengalami kesulitan jika bertemu dengan kendala, maka Laporan Trace sangat membantu untuk mencari masalah.