InOut pelabuhan VHDL masalah testbench

[gautamvsharma]

Hi All, saya punya masalah, sementara saya sedang mengendarai pin InOut saya yang bernama "ulang" dari testbench (VHDL) yang terhubung dengan TOP LEVEL saya (VHDL) yang memiliki salah satu jam menghasilkan modul dan reset untuk semua modul FPGA dan I / Os. Masalahnya adalah ketika saya mencoba untuk mendorong pin yang dihasilkan oleh stimulus lokal (Obviously..!! Saya memiliki satu sinyal referensi untuk mendorong pin InOut untuk baik dalam dan keluar mode yang adalah "keluaran dikunci DCM" dipetakan ke dalam kode testbench TP_A7_tb saya ) melalui testbench, itu menghasilkan beberapa negara metastabil untuk beberapa jam, dan kemudian output DCM terkunci tiba-tiba turun, kode contoh yang tertulis di sini, [SIZE = 4] entitas tb_top tb_top akhir; ... ... ... - Generasi ulang lokal, TP_A7_tb terkunci output dari DCM. rst_process: Proses mulai menunggu sampai (TP_A7_tb = '0 '); MRSET_tb

 

[TrickyDicky]

bahwa doesnt terlihat seperti meta stabil untuk me.It terlihat seperti Anda tidak mengemudi 'Z' dalam waktu dan kedua ujungnya mengemudi pada saat yang sama untuk waktu yang singkat.

 

[std_match]

Tidak mungkin untuk melihat Metastabilitas dalam simulasi. Ini terjadi hanya di dunia nyata.

 

[gautamvsharma]

Hi TrickyDicky, Sepertinya metastabil bagi saya, karena tidak baik dalam negara, dan hal kedua, seolah-olah Anda lihat kode, daripada Anda dapat melihat, saya telah menggambarkan pernyataan mengemudi yang benar untuk Z dan proses menghasilkan sinyal reset dipetakan ke "tb_tst_out ". Saya menyelesaikan masalah ini sementara, dan sekarang saya dapat melihat simulasi tanpa Metastabilitas. Tapi yang pasti, ini sangat sulit untuk berkendara dari testbench. Silahkan juga menyarankan saya, bagaimana menangani dua arah bus dari / ke testbench dan RTL.