Initial Pernyataan

[kunal1514]

Hi All,

Tubuh apapun dapat katakan padaku.

Mengapa tidak dapat menjadi synthesizeable pernyataan awal?Regard's

Kunal Mishra

 

[rsrinivas]

pernyataan awal hanya digunakan untuk memberikan beberapa nilai-nilai standar untuk sebuah sinyal @ awal simulasi.
Fungsionalitas pernyataan awal dapat dilakukan dalam suatu FPGA yang mendukung nilai awal penugasan sedangkan tidak mungkin dalam sebuah ASIC

 

[funster]

saat ini, tidak ada metode yang valid untuk melaksanakan pernyataan dalam blok awal.

seperti # 3, yang sulit untuk melaksanakan itu.
kunal1514 wrote:

Hi All,Tubuh apapun dapat katakan padaku.Mengapa tidak dapat menjadi synthesizeable pernyataan awal?Regard'sKunal Mishra

 

[kunal1514]

Bagaimana jika saya tidak memberikan penundaan antara pernyataan saya di "awal" pernyataan

Sebagai per me ini mungkin merupakan alasan yang mungkin

1) Pernyataan awal melaksanakan di "0" simulasi waktu.Juga mereka mengeksekusi hanya sekali tidak seperti biasanya blok.

2) Kedua pernyataan di dalam "awal" mengeksekusi pernyataan setelah "Δ" penundaan yang dapat menjadi alasan bahwa "awal" pernyataan tidak synthesizable.

Correct me if i am salah.

Regard's

Kunal Mishra

 

[echo47]

fundamentally synthesizable, but a particular tool may not support it for practical reasons.

Verilog "awal" pada
dasarnya pernyataan synthesizable, tetapi alat tertentu mungkin tidak mendukung untuk alasan praktis.Beberapa alat FPGA mendukungnya.Saya menduga alat ASIC umumnya tidak mendukung hal itu karena semacam kesulitan dengan secara otomatis instantiating kekuasaan-up ulang sirkuit, tapi itu hanya dugaan saya.

Ya, Anda dapat menempatkan nilai-nilai menunda ke blok awal, tetapi saya melihat mereka sebagai dua masalah sintesis independen.Sebuah alat tertentu mungkin mendukung satu fitur tetapi tidak yang lain.

 

[phoenixfeng]

systhesis ini didukung oleh alat eda, jadi u harus mempertimbangkan penggunaan alat u.
awal dijadwalkan oleh satu waktu, tapi kami akan bekerja selalu sirkuit