ide verifikasi

[salma ali Bakar]

apa yang saya tahu adalah: PSL properti ditulis dan kemudian diverifikasi oleh simulasi di modelsim misalnya, maka sesuai, desain dapat diubah untuk memenuhi spesifikasi dengan benar

tapi kemudian, alat-alat seperti memperkuat dan FoCs dan seterusnya ... mengapa mereka digunakan???
itu karena tidak semua pernyataan atau asumsi-asumsi yang diverifikasi oleh simulasi??
apakah peran alat verifikasi formal untuk memverifikasi bukan simulasi???
adalah properti disintesis atau tidak???
apakah mereka berhenti di tingkat simulasi???
ketika menggunakan simulasi dan kapan harus menggunakan verifikasi formal untuk memverifikasi???

hanya ada sesuatu yang hilang yang saya tidak mendapatkan???

apa yang sedang online monitor juga???

dapat seseorang yang jelas saya di aliran verifikasi dan alat
karena aku mendapatkan semacam kacau dan bingung di sini

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Sedih" border="0" />Thanks in advance,
Salma

 

[kbulusu]

Salma,
hanya untuk menjernihkan beberapa hal, ABV (pernyataan berdasarkan verifikasi) didasarkan pada PSL di mana Anda menentukan kondisi ketika negara-negara tertentu yang berlaku dan dalam berapa banyak siklus kali.Sebagai contoh, Anda bisa mengatakan bahwa ketika keadaan berubah dari A ke B setelah 5 siklus dan Anda mendefinisikan sebuah properti untuk itu melalui bahasa PSL.Sekarang, ketika Anda menjalankan simulator, itu yang PSL inteprets properti dan memeriksa kondisi.Jika perubahan negara dari A ke B dalam waktu kurang dari 5 siklus, kemudian kesalahan / pernyataan dinaikkan.Anda melakukan simulasi (memungkinkan menelepon mereka fungsional simulasi RTL) bahkan sebelum Anda melakukan sintesis logika.Setelah simulasi RTL berlalu, Anda akan melakukan sintesis Anda dan kemudian Anda akan menjalankan verifikasi formal (kesetaraan memeriksa) untuk memastikan tingkat gerbang Anda cocok dengan RTL yang telah Anda tulis.Alat sintesis mengabaikan PSL properti.

Anda dapat memeriksa lebih lanjut tentang verifikasi formal di blog saya di sini

http://www.srikiran.net/blog/2007/01/22/debugging-formal-verification-fv-problems-fv-primer/

Solidfy dan peralatan lainnya menggunakan properti PSL untuk memeriksa kondisi kesalahan dan bendera mereka.Mereka juga melakukan isu-isu persimpangan jam domain dll Formal Synopsys tool seperti Formalitas, atau irama Verplex / Conformal atau Magma's QuartzFormal semua penggunaan verifikasi formal (kesetaraan memeriksa) untuk membuktikan bahwa hasil sintesis RTL dan cocok.

Orang-orang masih tingkat gerbang simualtions (pasca sintesis) untuk waktu (SDF backannotation), untuk memeriksa waktu pengecualian (seperti jalur palsu), dll

I hope this helps.

[quote = "ali salma Bakar"] apa yang saya tahu adalah: PSL properti ditulis dan kemudian diverifikasi oleh simulasi di modelsim misalnya, maka sesuai, desain dapat diubah untuk memenuhi spesifikasi dengan benar

tapi kemudian, alat-alat seperti memperkuat dan FoCs dan seterusnya ... mengapa mereka digunakan???
itu karena tidak semua pernyataan atau asumsi-asumsi yang diverifikasi oleh simulasi??
apakah peran alat verifikasi formal untuk memverifikasi bukan simulasi???
adalah properti disintesis atau tidak???
apakah mereka berhenti di tingkat simulasi???
ketika menggunakan simulasi dan kapan harus menggunakan verifikasi formal untuk memverifikasi???

hanya ada sesuatu yang hilang yang saya tidak mendapatkan???

apa yang sedang online monitor juga???

dapat seseorang yang jelas saya di aliran verifikasi dan alat
karena aku mendapatkan semacam kacau dan bingung di sini

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Sedih" border="0" />Thanks in advance,
Salma [/ quote]

 

[salma ali Bakar]

jadi jika kita melihat berbagai jenis verifikasi formal
(by PSL for instance) is before synthesis (RTL level only) and the properties are verified using simulation

kita dapat mengatakan bahwa pemeriksaan model
(oleh PSL misalnya) adalah sebelum sintesis (hanya tingkat RTL) dan sifat yang diverifikasi menggunakan simulasi

dan bahwa kesetaraan pemeriksaan adalah setelah sintesis (antara gerbang netlist dan RTL)
untuk melihat apakah rangkaian itu benar disintesis atau tidak

sehingga mereka baik formal metode verifikasi
tetapi dalam tingkat abstraksi yang berbeda dalam aliran desain

thanks a lot,
Salma

 

[kbulusu]

well yeah u dapat mengatakan bahwa dalam pengertian yang lebih abstrak dan selama Anda memahami perbedaan antara model equiavlence memeriksa dan memeriksa ...

[quote = "ali salma Bakar"] jadi jika kita melihat berbagai jenis verifikasi formal

kita dapat mengatakan bahwa model memeriksa [/ b] (oleh PSL misalnya) adalah sebelum sintesis (hanya tingkat RTL) dan sifat yang diverifikasi menggunakan simulasi

dan bahwa kesetaraan pemeriksaan adalah setelah sintesis (antara gerbang netlist dan RTL)
untuk melihat apakah rangkaian itu benar disintesis atau tidak

sehingga mereka baik formal metode verifikasi
tetapi dalam tingkat abstraksi yang berbeda dalam aliran desain

thanks a lot,
Salma [/ quote]

 

[salma ali Bakar]

Bagaimana jika saya ingin menjadi insinyur verifikasi desain?
Apa sebenarnya yang harus saya ketahui?
Apakah saya harus pergi secara mendalam mulai dari CTL, LTL, dll
Dasar-dasar apa yang harus saya miliki, dan mengenai alat-alat, yang merupakan standar pasar?

terima kasih banyak sebelumnya, dan blog Anda adalah benar-benar hebat

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />Salma