help needed-kode VHDL

V

vinodkumar

Guest
hi frns.iam menerapkan sebuah algoritma ke i FPGA.to melakukannya perlu mengkonversi bilangan riil seperti (0,982) dll untuk bit_vector atau std_logic_vector.plz membantu saya bagaimana untuk menulis kode untuk this.or jika salah satu sudah punya plz berikan.
sampai jumpa

 
<img src="http://gallery.dpcdn.pl/imgc/News/59271/g_-_550x412_-_s_59271x20141119161600_0.png" alt="image" />W dobie istnienia popularnych sieci społecznościowych takich jak Facebook można odnieść wrażenie, że klasyczne komunikatory nie są już do niczego potrzebne. To jednak nieprawda. Często okazuje się, że rozwiązania proste, a do tego odseparowane od elementów przeszkadzających takich jak oś czasu wspomnianego Facebooka, są po prostu lepsze, choćby w firmach. Pewna rewolucja szykuje się w polskim…<img src="http://feeds.feedburner.com/~r/dobreprogramy/Aktualnosci/~4/LEOUW-l9u8M" height="1" width="1"/>

Read more...
 
lihat link
hope it helps u
http://www.eda.org/fphdl/

 
Anda dapat pergi melalui floating point arithmatic.Yang akan membantu Anda.Pencarian untuk IEEE 754 standar.Ini adalah standar IEEE floating point arithmatic.Saya telah menerapkan prosesor floating point dengan menggunakan standar yang sama.

 
hi fnd.thanks untuk memberikan tht link.i telah men-download paket thr.iam FRM bisa mendapatkan yang tepat ketika melakukan sintesis simulation.but iam mendapatkan masalah untuk divisi.

kesalahan yang semakin iam iam paste di sini.

line 2549: Operator <INVALID OPERATOR> harus memiliki Operand konstan atau operand pertama harus kekuatan dari 2

saya tidak pernah menduga bahwa kesalahan kita akan mendapatkan sintesis r whwn kita.

plz memecahkan ini juga.
sampai jumpa

 
Tolong posting yang bagian kode Anda.Ini akan membantu kami titik pin masalah.Mungkin merupakan kesalahan karena menggunakan "UNTUK" loop dengan variabel indeks.

 
HI
thanks for responses.now saya memiliki sedikit lebih problembs saya perlu mencari squareroot. saya telah memutuskan untuk menggunakan Cordic untuk this.but saya perlu mengkonversi std_logic nyata yang ada di IEEE 754 untuk this.so saya datang ke tua sama pb . jika tidak, beberapa cara lain untuk menemukan sqrt dari bilangan real yang synthesizable.

thanks in advance

 
Hi friends.iam menggunakan fixed-point format perpustakaan ieee_proposed diposting oleh mail.i sebelumnya sudah selesai setengah project.i ingin saya perlu melakukan root.i persegi telah memutuskan untuk menggunakan tuntutan Cordic tapi format berbeda, plz menyarankan cara untuk melakukannya.

thanks in advance.
sampai jumpa.
Vinod.

 
hi nardo520:
sebelum menggunakan paket plz melihat bahwa itu bukan sintesis, hanya simultable.problem yang ada dengan pembagian operator synthsis.

sampai jumpa

 
Saya kira nilai-nilai floating point tidak synthesizable belum simulatable.How itu diimplementasikan ke suatu FPGA.
tolong beritahu saya tahu apakah ada metode yang saya dapat mensintesis nilai-nilai yang floating point ..

ceria

 
hai

pergi untuk pelaksanaan titik tetap .........
u wont menghadapi masalah dalam sintesis

 
Dalam hal kita ingin menerapkan nilai-nilai logaritma dan menggunakan nilai-nilai dalam floating point VHDL dan melaksanakan pada kit, lalu bagaimana menggunakan floating point values.Is ada metode apapun?

 
hi nandhika,
thanks for respon.
i pt tetap digunakan sebelumnya.jadi tht i akan mendapatkan yang lebih rendah HW.i punya pb.untuk sintesis ketika iam lakukan untuk divisi, i hope u tidak mencoba this.if Anda dan SNY tidak mendapatkan masalah, saya akan mail yang Anda kesalahan yang saya dapatkan.
plz merespon untuk

sampai jumpa.

 
hi Vinod

sebenarnya kita menggunakan titik tetap perwakilan di proyek-proyek kami .......

ok let me know if u punya masalah saya akan berusaha sebaik mungkin untuk membantu u

 
Hi nandhika
kesalahan yang saya dapatkan ketika iam melakukan sintesis adalah operand harus 2.otherwise Xilinx kelipatan ise tidak dapat melakukan sintesis.

sampai jumpa.

 
Perangkat lunak sintesis yang kalian gunakan?Kebanyakan synthesizer tidak mendukung penuh pembagian integer atau floating point HDL, karena hal-hal yang sangat besar dan lamban dalam FPGAs hari ini.Namun, hal-hal dapat dimasukkan dalam alat-alat pengembangan Anda sebagai perpustakaan dioptimalkan modul atau inti.Sama untuk logaritma dan akar kuadrat.Periksa dokumentasi.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top