HDL kode sumber encoding-decoding

[kalex]

Hi, semua, saya ingin mengajukan pertanyaan ini. Apakah mungkin (dan "Bagaimana" jika ya) untuk mengkodekan VHDL kode sumber dari bagian-bagian penting (seperti IPes perpustakaan) dari setiap proyek, sedangkan proyek semua masih akan tersedia untuk kompilasi normal, simulasi dan sintesis (oleh @ ldec, Modelsim, LS, Synplify, dll). Mungkin, seperti @ metode megacores altera? Ada lagi? Terima kasih sebelumnya. :?:

 

[adanshen]

tampaknya tidak ada jenis bentuk format penyimpanan umum sementara, sebagai GDS

 

[steshenko]

IMHO itu tidak mungkin, karena fitur menggunakan metode Altera alat Altera. Mungkin Anda perlu menulis sebuah utilitas kecil untuk encode / decode kompilasi sourse befor Anda atau hanya menggunakan netlist untuk inti Anda (menggunakan inti preroute)