Globle Jam dalam Xilinx FPGA

[bjzhangwn]

Ketika saya harus menggunakan DCM globle Jam dan resourse, jika jam dan DCM globle dapat meningkatkan freqeuncy, DCM dapat membuat condong 0 jam, tetapi saya rasa kadang-kadang membuat efek buruk, penundaan e.gthe jalur data dari luar menaruh pad adalah 5ns, dan penundaan Jam 2ns, Kemudian total penundaan 3ns, Jika jam keterlambatan adalah 0, maka penundaan akan 5ns, ini akan membawa efek buruk pada freqeuncy.

 

[bjzhangwn]

Sekarang aku punya desain yang luar jalur data meletakkan (yang mendaftar untuk output pad) penundaan 3ns, jalan jam keterlambatan adalah 2 ns, sehingga total 5ns penundaan itu, tetapi frekuensi 150MHz, periode ini 6.667ns, tetapi total keterlambatan dari output alas tombol ke bagian MCU sekitar 3ns, sehingga tidak akan MCU sampel data? Aku harus membuat data stabil setelah 3.5ns CLK, jam antara FPGA dan MCU memiliki 0 condong! apa bahu i lakukan?

 

[power-twq]

Ya, DLL dapat meningkatkan waktu IO, tetapi juga dapat rendah frekuensi operasi internal.

Aku tidak tahu kenapa.

salambjzhangwn wrote:

Ketika saya harus menggunakan DCM globle Jam dan resourse, jika jam dan DCM globle dapat meningkatkan freqeuncy, DCM dapat membuat condong 0 jam, tetapi saya rasa kadang-kadang membuat efek buruk, penundaan e.gthe jalur data dari luar menaruh pad adalah 5ns, dan penundaan Jam 2ns, Kemudian total penundaan 3ns, Jika jam keterlambatan adalah 0, maka penundaan akan 5ns, ini akan membawa efek buruk pada freqeuncy.