Glitch Free Reset

[sudhirkv]

Hai

Aku harus mendesain ulang bebas glitch logika di mana desain saya berjalan dengan 50MHz.Ada tombol reset dan menggunakan FPGA apa yang akan mendapatkan masukan dari saklar dan saya harus memberikan ulang ke perangkat lain.Katakanlah output peripherls lain adalah resetout.

Awalnya saya hanya menugaskan untuk resetout untuk masukan reset

menetapkan resetout = reset;

Aku banyak Glitches karena beralih debouce.

So i mencicipi ulang sebagai

selalu @ (posedge CLK) / / 50MHz CLK
reset1 <= reset;
resetout <= reset1;

sekarang Glitches berkurang tetapi tidak memuaskan.

Apakah ada cara lain untuk menghapus Glitches sepenuhnya.

 

[mukesh1981]

Hai
Dalam kasus ini hanya kurang dari satu siklus clock glitch u dapat menghapus.Jika u mau reset menangkap sinyal yang lebih tinggi dari satu siklus clock, untuk itu u harus menggunakan pembagi frekuensi.Menggunakan frekuensi ini untuk sinkronisasi u lebih lanjut dapat menghapus kesalahan pada sinyal reset.

 

[echo47]

Coba reset sampling sinyal pada 50 Hz atau kurang daripada 50 MHz.Begitulah cara saya lakukan semua tombol / switch debouncing.
Last edited by echo47 pada 30 Oktober 2007 8:22; edited 1 time in total

 

[manasiw2]

Hai,
Pass reset Anda melalui sebuah register geser, jumlah shift dapat diputuskan oleh berapa banyak waktu anda ingin memeriksa input reset, periksa output dari tahap register geser dan menggunakannya sebagai sinyal akhir Anda untuk me-reset.