Gerbang lavel simulasi

[vipulsinha]

Hi Guys

Kami memahami bahwa kita telah melakukan whan Tempat dan rute dari desain kami mencoba untuk memverifikasi waktu oleh waktu doinf POST LAYOUT analisis.Tepat setelah sintesis kami juga mencoba untuk memverifikasi apakah desain bekerja baik dengan melakukan simulasi LAVEL GATE.Dalam Arus FPGA siapa pun dapat menyarankan bagaimana untuk pergi tentang tingkat gerbang file.Apa yang kita peroleh setelah sintesis edn EDIF atau format file.Bagaimana mendapatkan file setelah lavel gerbang RTL sintesis sehingga dapat memverifikasi fungsionalitas dengan simulasi.
dan khususnya setelah tempat dan rute kami mendapatkan kembali file beranotasi untuk simulasi sehingga querry kedua adalah bagaimana untuk memodelkan SDF (penundaan Standar format) dengan itu untuk mendapatkan hasil dalam simulasi untuk waktu pelanggaran.
Pls tentukan
Salam
VIP

 

[littlebu]

Setelah sintesis u perlu menambahkan file ke ur EDIF desain, yaitu mengganti file RTL ur ur desain.Dan SDF u harus menyalin file ke dir yang sama.Kemudian u dapat menjalankan simulasi untuk dinamis verifikasi setelah scan.
Atas semua, hanya berlaku untuk desain FPGA.
Setiap kesalahan, plz let me know.Thks.

 

[vipulsinha]

Hai

Apakah Anda berarti bahwa sebuah file dengan SDF EDIF file bisa simulasi pada modelsin ?????

 

[littlebu]

Hi, VIP
Ya, saya edif sim on modelsim

 

[go4sandesh_vsn]

lebih baik bertanya seperti FPGA ques di forum ....