FPGA VHDL jaringan saraf tiruan

[ainwana]

Aku sedang melakukan proyek jaringan saraf FPGA pelaksanaan pasar saham prediction.There 's tidak ada kesalahan dalam kode VHDL saya tetapi tidak bisa masuk ke perangkat apapun karena terlalu banyak tahu bagaimana resources.Any logis untuk memecahkan ini??

 

[mmarco76]

Jika Anda bisa, beralih ke perangkat yang lebih besar, tapi itu jelas.
Lain Anda akan mencoba berpikir berbeda alghoritm Anda untuk menggunakan sumber daya lebih sedikit (tapi saya tidak tahu apakah Anda bisa), apalagi tergantung pada perangkat Anda akan mencoba mengoptimalkan sintesis menurut luas wilayah dan memungkinkan beberapa trik untuk menggunakan sumber daya yang Anda tidak menggunakan dan membebaskan orang yang lebih.

Sebagai contoh jika Anda punya banyak gratis ram Anda dapat memetakan logika Anda dalam semacam Lihat meja yang Anda simpan dalam ram dan membacanya ketika Anda butuhkan, tapi itu hanya sebuah contoh.

Imo jika Anda benar-benar bisa lebih baik untuk beralih ke perangkat yang lebih besar juga karena jika itu harus produk Anda akan mau tidak mau harus memodifikasi itu (dalam rangka untuk memiliki beberapa fitur lain di masa depan atau memperbaiki perilaku aneh bahwa Anda telah tidak meramalkan) dan yang akan benar-benar sulit (jika tidak mustahil) jika Anda telah perangkat Anda penuh.

Terbaik adalah dengan penuh hampir 75% dari sumber daya dari perangkat sehingga Anda sudah tidak sia-sia sumber daya dan Anda ruang untuk upgrade di masa depan.