FPGA dan SDRAM

[telga]

Halo,

Saya ingin menghubungkan SDRAM (single data rate) ke 2e spartan FPGA.
Apakah ada beberapa rekomendasi khusus tentang atribusi dari pin?

Aku melihat, misalnya, jam SDRAM datang dari pin FPGA IO standar, kemudian kembali ke GCLK FPGA input.
Apa keuntungan dari solusi ini?

Thank you in advance

Telga

PS kasus FPGA adalah PQFP208 dan kasus SDRAM adalah TSSOP56.
Last edited by telga on 07 Feb 2005 20:45; edited 1 time in total

 

[cube007]

Hello telga,

Aku tidak tahu banyak tentang FPGAs Xilinx, tetapi perangkat yang sebanding dengan yang altera.Untuk altera bukankah sinyal SDRAM t menggunakan pin khusus untuk data, alamat, dll kecuali jam!Jam adalah yang paling penting sinkron sinyal ketika menggunakan RAM.Itu sebabnya Anda telah melihat bahwa jam makan kembali ke FPGA.Saya berpikir bahwa desain ini memberikan keluar jam di pin standar yang datang dari sebuah kunci generator (altera adalah menggunakan PLL untuk melakukan hal ini).Umpan balik digunakan untuk kontroler SDRAM untuk setup dan menyimpan semua data, alamat, dll

Apakah Anda mengecek situs web untuk aplikasi Xilinx catatan?Altera memiliki banyak dari mereka dan saya pikir Xilinx akan memberikan informasi ini keluar juga.

Jalan bagi yang easies akan mengambil beberapa contoh desain dan mendapatkan informasi yang dikehendaki dari ini.Sampai jumpa,
cube007

PS: Jaga pemutusan dan membuang resistor untuk sinyal SDRAM.

 

[telga]

Hi Cube007,

Terima kasih atas minat Anda untuk pertanyaan saya.
Aku membaca catatan aplikasi 134 dan saya juga melihat-lihat di papan XSA dari XESS.
Apa yang saya cari adalah pengalaman desain kembali.

Sebagai contoh, apa yang terbaik bouncing tanah PQFP208 solusi dengan kasus?

Telga

 

[KiB]

jam umpan balik digunakan untuk de-skewing on-board jam condong.
u dapat memeriksa buku panduan pengguna untuk perangkat spartan2e.
u dapat menemukan informasi tentang jam de-skewing menggunakan DCM

 

[shakalaka]

jika anda menggunakan FPGA Xilinx ... maka Anda mungkin juga perlu menggunakan ... Eksternal PLL Sirkuit untuk DeSkew ... jam ... dll ...

 

[telga]

Hello shakalaka,

Bisa dijelaskan mengapa?

Telga

 

[shakalaka]

hey telga,
i want ot tahu kebutuhan dan harapan Anda .....
seperti Xilinx FPGA memiliki DLL .... bukannya PLLs ... dan itu terbatas ...
sehingga Anda mungkin ingin memiliki onboard deskew ciruitry ... dll ..