FIFO

[ramzitligue]

hi, i wanna menduplikasi sebuah blok fifo begitu saya gunakan:
komponen fifo
port (

Jam: di std_logic;
Reset: di std_logic;
WriteEnable: di std_logic;
ReadEnable: di std_logic;
DataIn: di std_logic_vector (31 downto 0);
DataOut: keluar std_logic_vector (31 downto 0);
FifoEmpty: keluar std_logic;
FifoFull: keluar std_logic
)
komponen akhir;
fifo_0: fifo port peta (
Reset => reset,
Jam => CLK,
DataIn => data_in_0,
WriteEnable => w0,
ReadEnable => rd0,
DataOut => wire5
)

fifo_1: fifo port peta (
Reset => reset,
Jam => CLK,
DataIn => data_in_1,
WriteEnable => W1,
ReadEnable => Rd1,
DataOut => wire6
)
data_in 0, w0, wire5 ,....adalah untuk menghubungkan node fifos ke blok lain.
masalah yang duplikasi tidak mengubah nama komponen, dan tidak bekerja di temporel (simulasi dengan modelsim)Ditambahkan setelah 34 menit:apakah ada ide untuk memecahkan masalah

 

[dcreddy1980]

Kenapa tidak u menggunakan kedua sinyal untuk pemetaan pelabuhan:
FifoEmpty: keluar std_logic;
FifoFull: keluar std_logic

 

[BigDogBear]

Jika Anda tidak menggunakan dua sinyal terakhir, hanya menggunakan "," di peta pelabuhan, tetapi tidak dapat menghilangkan mereka