FIFO - Sintesis atau Manual?

[aoshater]

Kami sedang bekerja pada sebuah proyek di mana kita ingin menerapkan SERDES.Tentu saja, ini kebanyakan analog circuit design, yang berarti, setiap blok adalah tingkat transistor diperlakukan dan dianalisa dan tata letak akan manual.

Ada blok FIFO meskipun yang menggunakan dua jam, satu dari jam referensi dari aliran data INPUT.Yang kedua adalah jam dihasilkan secara internal dari CDR loop.Pertanyaannya adalah, dari bacaan saya, FIFO blok terlihat seperti blok DIGITAL murni, jadi apa adalah metodologi yang Anda sarankan dalam desain?

Rekan-rekan saya menggunakan desain analog langkah-langkah:
1) sirkuit
2) skema simulasi
3) tata letak dan parasit ekstraksi dan seterusnya.

Tapi i am mengasumsikan untuk FIFO blok itu akan metodologi desain digital.Dapatkah Anda memberi saya ringkasan dari langkah-langkah desain.Terima kasih.

 

[gliss]

HDL coding-> Simulasi-> Sintesis-> Gerbang Sim-> Fisik sintesis.

 

[aoshater]

Terima kasih.Sebenarnya gerbang akhir tingkat tingkat transistor.Aku bisa mengerti bahwa dari FPGA ASIC atau sudut pandang.Coz yang memiliki standar dan semua sel makro.Sekarang bagi saya dalam proyek desain analog, kita punya mentah silikon, dan kau tahu, kita melakukan perencanaan lantai, masing-masing secara manual dilakukan dengan tata letak dan kami mengintegrasikannya.Untuk tingkat gerbang untuk menjadi disintesis untuk sebuah layout yang dapat digunakan dalam pengertian itu, apa langkah-langkah?

 

[imon]

gliss tidak diambil langkah-langkah yang diperlukan untuk mengambil.Berdasarkan aliran Anda, satu-satunya yang hilang adalah untuk membuang hasil buatan fisik ke GDSII format, dan impor kembali ke irama.Meskipun Anda perlu agak kreatif ketika datang untuk melakukan tingkat atas LVS ...

baik, yang tidak terdengar asing bagi Anda, merancang kustom penuh fifo tidak mengambil waktu sebanyak itu juga.

 

[clj023]

hanya membagi dua bagian

Analog bagian: sama seperti yang Anda katakan, melakukan desain tingkat gerbang sirkuit.

Digital bagian: gunakan bahasa hdl implenment FIFO, kemudian melakukan simulasi fungsi, Sintesis.

Setelah tata letak, lakukan postsim mungkin!