Fan-Out

[Johnson]

Apa yang dimaksud dengan tepat nilai fan-out untuk Xilinx FPGA dalam sintesis dan langkah-langkah PAR?
On ASIC Aku melihat orang-orang menetapkan itu sekitar 10 ~ 20 tetapi nilai default pada sintesis FPGA Synplify alat adalah 10000!?Apa yang salah?

 

[echo47]

Aku tidak tahu tentang ASIC, tetapi Xilinx FPGAs tidak benar-benar memiliki batas fanout.Namun, semakin besar fanout, semakin besar waktu tunda, sehingga Anda mungkin ingin membatasi untuk membantu fanout router kebutuhan mencapai kecepatan Anda.

Sebuah Xilinx jam global net adalah khusus - Anda bisa berkendara setiap flip-flop dalam chip dengan yang satu ini bersih, dan waktu tunda masih akan sangat kecil.

 

[Johnson]

Dear echo47,
bagaimana dengan 10.000?Is it resonable?

 

[echo47]

Dalam FPGA, jam fanout 10000 adalah umum dan bekerja sangat baik.Alat sintesis seharusnya tidak membatasi jam fanout ke 10000.

Namun, sinyal logika fanout 10000 akan menciptakan baru yang sangat lambat.Aku tidak bisa memikirkan desain praktis yang perlu fanout yang begitu tinggi, kecuali mungkin yang sinkron Evey flop reset ke dalam chip.Aku pernah melihat desain FPGA dengan fanout sinyal dari beberapa ratus.Saya rasa seseorang mungkin ingin beberapa ribu.Saya kira 10.000 adalah standar yang masuk akal.Jika Anda memerlukan nilai yang berbeda, Anda dapat mengubahnya.

Xilinx ISE di tempat-dan-alat rute akan secara otomatis duplikat beberapa logika untuk mengurangi fanouts.Namun, fitur itu tidak bekerja dengan baik.

ASIC - Saya tidak tahu.