Y
yag
Guest
Hi all;
Saya mencoba untuk merancang sebuah FD dilipat cascode (tahap pmos masukan) op amp dalam irama.Ketika saya melihat di buka lingkaran, itu adalah tahap ok, dan tinggal di node tegangan dc nilai-nilai mereka.Namun ketika saya memintanya ditutup melalui lingkaran umpan balik yang negatif capacitive ac ac simulasi memberikan keuntungan seperti yang diharapkan namun tahap yang dimulai dari 0 dan kemudian meningkat dengan meningkatnya kemiringan.Juga ketika saya melihat node melalui analisa sementara, hal ini terlihat bahwa bahkan tanpa input sinyal ac setelah batas waktu yang terjebak di node got vdd baik atau vss.
Saya telah mencoba simulasi yang baik dengan dan tanpa CMFB tetapi hasilnya sama.Apa yang dapat menjadi tersangka biasa?
Saya mencoba untuk merancang sebuah FD dilipat cascode (tahap pmos masukan) op amp dalam irama.Ketika saya melihat di buka lingkaran, itu adalah tahap ok, dan tinggal di node tegangan dc nilai-nilai mereka.Namun ketika saya memintanya ditutup melalui lingkaran umpan balik yang negatif capacitive ac ac simulasi memberikan keuntungan seperti yang diharapkan namun tahap yang dimulai dari 0 dan kemudian meningkat dengan meningkatnya kemiringan.Juga ketika saya melihat node melalui analisa sementara, hal ini terlihat bahwa bahkan tanpa input sinyal ac setelah batas waktu yang terjebak di node got vdd baik atau vss.
Saya telah mencoba simulasi yang baik dengan dan tanpa CMFB tetapi hasilnya sama.Apa yang dapat menjadi tersangka biasa?