Desain pada kekuatan dan kecepatan FPGA??

[lmtg]

Bagaimana kita dapat mengurangi kekuatan dari salah satu desain yang ditulis oleh VHDL dan di-download di FPGA?

Apakah ada hubungan antara desain dikonsumsi areaand kekuasaan?

Sitesyou bagus bisa referensi saya?

Thanks

 

[farhada]

Ada banyak hal yang dapat Anda lakukan untuk menurunkan daya, tetapi semua ini harus dilakukan dalam desain dan tidak setelah dimasukkan ke dalam chip.

Salah satunya adalah untuk menurunkan jam, gunakan jam gating dan dissable jam ketika bagian dari desain tidak diperlukan.

Lainnya adalah untuk memastikan semua IOS Anda adalah dissabled atau tinggi-z bila tidak perlu secara aktif mendorong orang-sinyal.

Hanya untuk beberapa nama, bantuan itu membantu.

Salam,
/ Farhad