desain kompiler

[ASIC_intl]

Seberapa penting adalah perintah untuk sintesis check_design?

Setelah melakukan check_design SAYA MENEMUKAN ADA BEBERAPA MASALAH IN MY DESIGN.Laporan yang dihasilkan setelah check_design nama mengandung beberapa kasus dan juga jala yang tidak hadir dalam desain file.Saya menggunakan perintah check_design sebelum kompilasi.Cara melihat masalah-masalah ini yang sesuai contoh dan nama bersih tidak hadir dalam RTL yang sebelum dianalisis dan diuraikan.

 

[chaitubek]

Hai,
Pastikan bahwa Anda membaca semua modul Verilog Anda netlist.

Terima kasih
Chaitanya

 

[ASIC_intl]

Semua modul yang sudah dibaca.

 

[dcreddy1980]

Peringatan yang dihasilkan oleh perintah check_design penting dan harus hati-hati dianalisis sebelum u mengabaikan mereka, jika ur perancang untuk blok tertentu, u harus mengetahui gerbang kesimpulan dari kode RTL.Bukan?

 

[ASIC_intl]

Kode os terlalu besar untuk memahami semua kejadian itu.Sekali lagi nama yang dilaporkan oleh check_design contoh perintah yang tidak hadir sebagai sebuah contoh dalam desain yang lengkap.Kita tidak tahu blok yang disimpulkan oleh fungsi-fungsi.