Desain FIFO menggunakan S3

[archieved]

Hi all, ada yang bisa memberi saya gambaran kasar atau diagram alur atau diagram atau referensi apapun yang saya bisa memahami mengenai bagaimana merancang FIFO menggunakan S3.S3 tertentu model yang saya harus menggunakan.Terima kasih

 

[user1111]

FIFO buffer
Sebuah FIFO (pertama-dalam-pertama-keluar) buffer adalah penyimpanan elastis antara dua subsistem, seperti ditunjukkan pada diagram konseptual Gambar 1.Memiliki dua sinyal kontrol, wr dan rd, untuk menulis dan membaca operasi.Ketika wr dinyatakan, input data ditulis ke dalam buffer.Operasi baca agak menyesatkan.Kepala buffer FIFO biasanya selalu tersedia dan dengan demikian dapat dibaca setiap saat.Rd sinyal yang benar-benar bertindak seperti sinyal hapus.Ketika itu menegaskan, item pertama (yaitu, kepala) dari FIFO buffer akan dihapus dan item berikutnya menjadi tersedia.FIFO buffer adalah komponen penting dalam banyak aplikasi dan implementasi dioptimalkan
bisa sangat rumit.
.

Lebih efisien, implementasi perangkat khusus dapat ditemukan dalam literatur Xilinx.wa lain y
Edaran-queue berbasis implementasi Salah satu cara untuk menerapkan FIFO buffer adalah
menambahkan rangkaian kontrol ke register file.Yang mencatat dalam register file tersebut diatur sebagai antrian melingkar dengan dua pointer.Menulis pointer yang menunjuk ke kepala antrian, dan menunjuk ke readpointer ekor antrian.Kemajuan pointer satu posisi untuk setiap operasi menulis atau membaca.Pelaksanaan kata delapan antrian melingkar ditunjukkan pada Gambar 2.

Sebuah FIFO buffer biasanya berisi dua status sinyal, penuh dan kosong, untuk menunjukkan bahwa FIFO penuh (yaitu, tidak dapat ditulis) dan kosong (yakni, tidak dapat dibaca), masing-masing.Salah satu dari dua kondisi yang terjadi ketika membaca pointer adalah sama dengan pointer menulis, seperti yang ditunjukkan pada Gambar 2 (a), (f), dan (i).Desain yang paling sulit tugas kontroler adalah untuk memperoleh suatu mekanisme untuk membedakan dua kondisi.Salah satu skema adalah menggunakan dua ffs untuk melacak kosong dan status penuh.The ffs yang di set ke 1 dan 0 selama inisialisasi sistem dan kemudian diubah dalam setiap siklus clock sesuai dengan nilai-nilai dan rd sinyal wr.
<img src="http://images.elektroda.net/10_1226683173.jpg" border="0" alt="Design FIFO using S3" title="Desain FIFO menggunakan S3"/>
catatan: - saya telah mengambil bagian ini dari VHDL OLEH FPGA Prototyping CONTOH

it is very neice book .So, i recommend it.

Xilinx Spartan 3 EDISI OLEH P. Chu Pong
sangat keponakan buku. Jadi, saya merekomendasikannya.