dc sintesis

[ASIC_intl]

Bisakah kita menghindari pengaturan variabel bernama "target_library" saat melakukan sintesis menggunakan kompiler desain?

Tidak akan menetapkan nama variabel hanya link_library cukup untuk sintesis?

 

[asicganesh]

ya itu akan cukup jika Anda target_library dan link_library yang sama ..

Tetapi jika Anda ingin menerjemahkan dari satu teknologi ke lainnya ..mengatakan Anda memiliki netlist disintesis di 120 nm dan Anda ingin menerjemahkan ke 90 nm, maka Anda dapat membaca perpustakaan atau netlist ..yang link_library akan digunakan untuk memuat desain saat ini referensi dan target_library akan digunakan untuk memetakan itu target 90 nm ..