DAPAT controller dalam Xilinx FPGA

[kaustubhkhole]

Proyek-Ku adalah untuk mengimplementasikan BISA controller dalam Xilinx FPGA dengan menggunakan Verilog HDL .....

Masalahnya saya hadapi adalah bahwa, ketika dua perangkat menulis Xero dan satu pada saat yang sama begitu aku mendapatkan x di bus ........... ini merupakan kode unsyntnesizable ...... ...

Salah satu pendekatan adalah menambahkan controller di sana .......... tetapi membunuh HOT-Swappabality dan tujuan dari CAN untuk meminimalkan kabel dan dengan demikian kompleksitas!!Dapatkah satu menyarankan sesuatu yang lain????

Menunggu balasan Anda yang berharga!!

 

[EDALIST]

Apakah Proyek Anda Make A BISA Controller.

Anda akan Need A BISA Transceiver Untuk Connect To DAPAT Bus.

 

[kaustubhkhole]

Tepat ...... aku tidak punya transciever ... aku harus program ini dari awal!!

Itulah tempat saya menghadapi masalah!!!!

Dapatkah Anda menyarankan padaku ARSITEKTUR??

 

[EDALIST]

My Point Apakah Itu Anda Tidak Misalkan Untuk Design Transceiver, Anda Bisa Buy It Dari Perusahaan Seperti TI.
Yang Anda Perlu Lakukan Apakah Untuk Desain Baru Sang Pengawas Dan Emulate The Transceiver.