cpld untuk pci bus interfacing

[priyaphule]

saya ingin menggunakan cpld untuk kontrol antarmuka baris CPU yaitu antara bagian belakang bus dan bus lokal pci controller

bagaimana saya harus mencapai waktu kendala antara CPU belakang akhir pci bus dan bus lokal

 

[xofun]

hai,
you know i am a pemula sebagai u.Saya kira u bisa menggunakan Synopsys atau symplify atau alat-alat lain untuk menambahkan constrains.Of Tentu saja, ada banyak IP r inti dan info aviliable di internet, dan mencoba untuk search google untuk menemukan beberapa.U bisa lagi menemukannya dengan pencarian di situs ini, karena ini bukan pertanyaan baru.

BEST REGARDS

 

[Renjith]

pergi thrg spesifikasi dari akhir BCK protokol dan pci bus controller.menggunakan editor membatasi Xilinx ise untuk menempatkan kendala waktu.

 

[dainis]

http://www.ben.com/minipci/