combinational Mengambil logika dari proses clocked (VHDL)

[ars-vita]

Hi everybody!

Apakah ada yang tahu mengenai pertanyaan berikut: bagaimana itu akan mempengaruhi hasil desain jika saya mengambil logika combinational dari proses clock?Apa perbedaan dalam sintesis?

Bandingkan dua implementasi berikut menghitung mendaftar sebagai contoh.

1 implementasi dengan tambahan di dalam proses clock:
Koderoses (CLK, nRESET)

mulai

jika nRESET = '0 'lalu

COUNT <= (orang lain => '0 ');

elsif CLK'event dan CLK = '1 'lalu

jika ENABLE = '1 'lalu

COUNT <= COUNT 1;

end if;

end if;

proses akhir;

 

[FvM]

Ada perbedaan kecil antara menggunakan jam explicite mengaktifkan (pertama membangun) dan penugasan nilai konstan (kedua membangun).Dalam sejauh ini, hasil sintesis mungkin sedikit berbeda tergantung pada fitur perangkat keras yang terlibat dan alat preferensi, tapi tetap sama.

Saya lebih suka membangun pertama lebih baik untuk dibaca.