CML / SCL desain latch

[esoteric1]

Hai
Saya mencoba untuk merancang sebuah CML / SCL latch.Jika saya ingin output 700mv ayunan, aku beranggapan bahwa mode input Common jangkauan kait untuk "IN" adalah atleast dari Vdd ke 'Vdd-0,7 V'.Alasan di balik asumsi saya adalah bahwa saya akan menggunakan kait untuk membentuk Flip-Flop dan pemisah yang memerlukan out_bar untuk menyambung ke DIN.Apa yang harus kisaran mode yang umum dari CLK itu?Saya menggunakan sumber arus bias (PMOS perangkat) sebagai beban perangkat.

Bagaimana cara mensimulasikan diferensial gain dari rangkaian ini di hspice?dan bagaimana aku pergi tentang perangkat menghitung ukuran untuk rangkaian ini?

Komentar Anda much appreciated!<img src="http://images.elektroda.net/52_1172713987.JPG" border="0" alt="CML/SCL latch design" title="CML / SCL desain latch"/>

 

[krashkealoha]

Sisi tinggi CLK / clkb bisa naik ke Vdd, tetapi Anda ingin memastikan bahwa Anda lebih dari drive (Vgs - Vf) tidak terlalu tinggi karena Anda mungkin berada di daerah di mana Ft & gm mulai drop off.Jadi sisi tinggi ditentukan pada tegangan (Vgs - Vf) di mana dan gm Ft mulai untuk menurunkan atau nilai yang Anda dapat bertahan.Tingkat terendah Anda ditentukan oleh resultan tegangan pada CLK / clkb sumber transistor digabungkan simpul yang akan mengubah arus sumber arus Anda.Sebagai contoh, jika tegangan dari CLK / clkb sumber node digabungkan terlalu rendah, Anda sumber arus transistor (NMOS) tidak akan lagi berada dalam kejenuhan.Jadi tegangan yang akan ditentukan oleh VDSsat dari sumber arus transistor atau resistor yang diperlukan untuk menjatuhkan Anda butuhkan saat ini (jika menggunakan sumber arus pasif).

Untuk mendapatkan estimasi keuntungan, lepaskan kait silang ditambah transistor dan menghitung / mensimulasikan gain dari pasangan diff.

Untuk ukuran perangkat, tiang output Anda ditentukan oleh 1 / (2 * pi * R * C).R adalah resistor beban Anda, yang dihitung dengan ayunan Anda dibagi dengan gerbang arus.C akan menjadi kontribusi Cgd Anda dari semua transistor terhubung ke output plus input kapasitansi dari tahap berikutnya.Anda dapat mengoptimalkan ke bandwidth Anda merancang untuk.Setelah Anda tahu saat ini, lihatlah vs Id Ft kurva dan memilih transistor yang Ft puncak di gerbang Anda saat ini.Anda mungkin harus dioptimalkan untuk masukan Anda tiang kemudian, jika diperlukan.

 

[avt]

Ambil di Matlab-Script diffamp di situs ini - tenang berguna untuk mengoptimalkan diffamp sehubungan dengan HSpice.

http://www-mtl.mit.edu/researchgroups/perrottgroup/tools.html

 

[Nandu]

hai

Anda dapat menggunakan modus umum untuk menyediakan CLK CLK ayunan sepenuhnya mampu mengalihkan atau menonaktifkan mos.i telah dirancang mengunci di mana CLK mos yang baik di triode atau cut-off, tetapi tidak pernah di saturasi.tapi i guess u perlu masukan Anda pasangan mos kejenuhan.

cara bodoh yang umum untuk ukuran yang mos adalah dengan memilih beberapa ukuran awal dari mos dan terus meningkat ukuran (dan ofcourse saat ini) untuk mendapatkan kait untuk latch-up dalam satu siklus clock.