cara untuk mensimulasikan jam di Verilog

[Sathish]

hi semua
Saya ingin mensimulasikan sinyal clock di Verilog.Apakah itu mungkin dalam modus simulasi.Jika ada salah satu kemungkinan yang bisa memberi saya kode contoh untuk itu.

with regards

 

[aji_vlsi]

Sathish wrote:

hi semua

Saya ingin mensimulasikan sinyal clock di Verilog.
Apakah itu mungkin dalam modus simulasi.
Jika ada salah satu kemungkinan yang bisa memberi saya kode contoh untuk itu.with regards

 

[Sathish]

hai,
terima kasih atas saran Anda.tetapi dapat saya mensimulasikan dengan rangkaian combinational?.i have attached dokumen dengan pesan ini.pleae melihat-lihat lampiran.i think simulasi semacam itu tidak mungkin kecuali keterlambatan propogation gerbang ditetapkan dalam kode.perhatikan bahwa pertanyaan saya adalah 'dapat kita mensimulasikan seperti rangkaian pada Verilog'.

terima kasih

dengan salam.
Maaf, tapi Anda harus login untuk melihat lampiran