Cara menggunakan $ setup, $ terus, dan sistem $ width tugas di Verilog??

[aswin123]

Cara menggunakan $ setup, $ terus, dan sistem $ width tugas di Verilog.

di mana blok kita dapat menggunakan pernyataan-pernyataan (i mean selalu blok atau tentukan blok)

orang dapat menjelaskan dengan contoh

 

[chiguoquan]

menggunakan mereka seperti ini (sebutkan blok terletak antara modul dan endmodule)

menentukan
specparam
tIFCLK = 20,83,
tSRD = 12,7,
tRDH = 3.7,
tSWR = 12.1,
tWRH = 3,6,
tSFD = 3,2,
tFDH = 4,5,
tSFA = 25,
tFAH = 10;
$ setup (slrd, posedge CLK, tSRD);
$ terus (slrd, posedge CLK, tRDH);
$ setup (slwr, posedge CLK, tSWR);
$ terus (slwr, posedge CLK, tWRH);
$ setup (data, posedge CLK, tSFD);
$ terus (data, posedge CLK, tFDH);
$ setup (fifo_addr, posedge CLK, tSFA);
$ setup (fifo_addr, posedge CLK, tFAH);
endspecify

 

[tenang]

Verilog setiap buku dapat memecahkan masalah Anda