cara membuat tanda Adder menggunakan kode Verilog

[J_expoler2]

Hi i
can't menghasilkan tanda Adder
-------------------------------------------------- --------
modul AD3 (D1, D2, D3, ada);
input [15:0] D1;
input [15:0] D2;
input [15:0] D3;
output [16:0] Apakah;
reg [16:0] Apakah;
selalu @ (D1 atau D2 atau D3)
Do = D1 D2-D3;
endmodule
-------------------------------------------------- ---------
Apakah saya menggunakan = D1 D2-D3, tetapi ketika saya melihat RTL schmetic itu menunjukkan unsign Adder
bagaimana cara saya menulis ini

 

[davorin]

Kompiler apa yang anda gunakan?

Menggunakan Verilog 2001 compatibility?

 

[J_expoler2]

Saya menggunakan 1SE 5.2i

 

[davorin]

Hanya dengan mencoba ise6.2i dan rtl skematis blackbox hanya dengan 3 masukan dan 1 keluaran ... apa-apa tentang (un) menandatangani ....

 

[fangll]

8bit menambahkan 8bit dapat ditulis sebagai berikut:
kawat [7:0] a, b;
kawat [8:0] rangkuman;
menetapkan jumlah = (a [7], (a) b [7], b);

 

[echo47]

Ini bekerja di 6.1i:

modul AD3 (D1, D2, D3, ada);
menandatangani input [15:0] D1;
menandatangani input [15:0] D2;
menandatangani input [15:0] D3;
menandatangani output [16:0] Apakah;
Apakah menetapkan = D1 D2 - D3;
endmodule

 

[kilone]

Menandatangani operasi yang didukung Verilog sejak 2001 dirilis.Plz mengkonfirmasi sintesis alat dapat mendukung menandatangani operasi.Jika demikian, Anda dapat menggunakan 'menandatangani' kata kunci.lain, Anda mungkin harus mengikuti gaya coding diusulkan oleh * fangll

semoga beruntung.