Cara kendala

[mic_huhu]

Hi, semua

ketika laporan mengatakan sinyal kontrol biaya harus lebih dari satu siklus untuk mendaftar, tetapi ini adalah salah satu periode jam sebenarnya.Bagaimana kendala ini?Itu tidak muticycle.

dengan banyak terima kasih

Johnny

 

[KiB]

jika menargetkan ur u Xilinx FPGA dapat menggunakan DARI-KE kendala waktu

 

[gknerd]

Jika sinyal kontrol sinyal statis, Anda bisa mengaturnya sebagai salah Path untuk menonaktifkan memeriksa waktu di jalan ini.

 

[omid219]

Ini berarti bahwa jalan combinational mengambil lebih dari satu periode waktu jam untuk menyelesaikan.Jadi, Anda harus mengurangi frekuensi atau melanggar jalur kritis atau memaksa sintesis Anda alat untuk mengoptimalkan bahwa path ke waktu sesuai dengan kebutuhan.