Can anyone help intepret ini ke Verilog ekspresi?

[zhiling0229]

Hai,

I'm a noob Verilog dalam bahasa, saya melihat melalui sebuah kode Verilog menemukan ekspresi ini:

Parameter DATA_WIDTH = 72

reg [DATA_WIDTH - 1: 0] data;
reg [DATA_WIDTH - 1: 0] ndata;

kawat [1:0] data_background

data <= ((DATA_WIDTH 1) / 2)) (data_background;
ndata <= ((DATA_WIDTH 1) / 2 ~ data_background ());

Sinyal yang akan menjadi data_background adalah 2 b'11

Can anyone help me menjelaskan bagaimana tidak dilakukan untuk ~ data_background dan apa yang curly braces berarti untuk kasus ini?

Siapapun bisa membantu saya untuk memberikan saya dengan yang diharapkan output dari data dan ndata?Thanks a million

 

[FvM]

That's Verilog Sintaks dasar, suatu rangkaian dengan mengulang faktor.Dalam hal ini, semua adalah satu disalin ke kedua Regs.

Anda harus meluangkan waktu untuk mempelajari dasar Verilog sintaks dari buku teks untuk mendapatkan keuntungan penuh dari bahasa.

 

[zhiling0229]

Thanks for the answer.

Anda harus benar saya harus belajar lebih banyak di dasar sintaks Verilog.Setiap buku yang dapat Anda rekomendasikan untuk mempelajari dasar Verilog sintaks?

Hmmm ...... was wondering:

Mengapa keduanya ndata dan data akan nilai-nilai yang sama bila ada yang concatenated dengan:

data_background dan lainnya adalah latar belakang data ~?

Dalam hal ini akan data_background ~ data_background dan memiliki nilai yang sama?ketika ia akan memiliki nilai yang berbeda?

 

[j_andr]

zhiling0229 wrote:

/.../ Setiap buku yang dapat Anda sarankan /.../

 

[FvM]

Anda benar, saya yang lebih inversi.