cakupan fungsional

[abhi_k11]

bagaimana melakukan cakupan fungsional dan sistem ncvhdl menggunakan Verilog.Apakah sistem pendukung ncvhdl Verilog konstruksi?

 

[ljxpjpjljx]

cakupan fungsional, Anda harus terlebih dahulu cordinate dengan tim desain untuk membuat daftar fungsi titik di spec, maka alat ini mudah digunakan!Yang paling penting adalah fungsi mendefinisikan titik!

 

[abhi_k11]

Aku telah benar-benar dilakukan fungsional Verilog desing cakupan untuk sistem yang menggunakan Verilog.Sistem mendukung Ncverilog Verilog.Hal yang sama ingin saya lakukan untuk desain VHDL.Aku telah melalui ncvhdl docs dan menemukan bahwa sistem konstruksi Verilog tidak didukung.Apakah saya harus menggunakan bahasa campuran simulasi untuk tujuan ini?

Aku hanya ingin tahu bagaimana untuk melanjutkan dan melakukan cakupan fungsional untuk desain VHDL sistem menggunakan Verilog.

Tolong beritahu saya.

 

[aji_vlsi]

abhi_k11 wrote:

Aku telah benar-benar dilakukan fungsional Verilog desing cakupan untuk sistem yang menggunakan Verilog.
Sistem mendukung Ncverilog Verilog.
Hal yang sama ingin saya lakukan untuk desain VHDL.
Aku telah melalui ncvhdl docs dan menemukan bahwa sistem konstruksi Verilog tidak didukung.
Apakah saya harus menggunakan bahasa campuran simulasi untuk tujuan ini?Aku hanya ingin tahu bagaimana untuk melanjutkan dan melakukan cakupan fungsional untuk desain VHDL sistem menggunakan Verilog.Tolong beritahu saya.

 

[ljxpjpjljx]

Verilog sistem juga mendukung pernyataan covreage fungsional!