bisa saya bisa mencakup 2 pernyataan dalam jika kondisi Verilog

[Irfansw07]

Can anyone help me out dalam memberikan jawaban jika saya bisa mencakup 2 pernyataan dalam jika kondisi VerilogA ....

Maksudku ketika aku menulis seperti ini
jika (a = 0 dan b = 0) begin

maka atas pernyataan tidak benar dalam VerilogA dan menunjukkan kesalahan
Dapatkah seseorang tolong katakan padaku bagaimana menulis dalam bentuk yang benar

Thanks in advance

 

[Loktik_Vitalij]

mungkin jika (a == 0 dan b == 0)
atau
if ((a == 0) & & (b == 0))