bersedia untuk mendapatkan salah satu ahli

[Engr.KamranHameed]

Misalkan saya telah merancang misalkan A Verilog progarm program seperti di C dan bahasa assembly dan Matlab kita dapat ingat fungsi kita seperti "panggilan" digunakan dalam perakitan untuk mengingat fungsi dapat jenis logika yang sama digunakan dalam Verilog jika ya kirimkan saya sederhana Verilog proagramme terkait dengan pemanggilan fungsi, kebanyakan saya harus menggunakan Case, Jika dan menetapkan perintah tetapi saya bersedia untuk mengetahui bagaimana fungsi dipanggil dalam Verilog?
Terima kasih

 

[kishore2k4]

http://www.asic-world.com/verilog/task_func1.html # Fungsi

Contoh berikut ini disalin dari situs di atas:
Contoh - Wikipedia Fungsi

1 modul simple_function ();
2
3 fungsi myfunction;
4 masukan a, b, c, d;
5 mulai
6 myfunction = ((a b) (cd));
7 akhir
8 endfunction
9
10 endmodule

Contoh - Memanggil Fungsi

1 modul function_calling (a, b, c, d, e, f);
2
3 input a, b, c, d, e;
4 output f;
Kawat 5 f;
6 `termasuk" myfunction.v "
7
8 assign f = (myfunction (a, b, c, d))?e: 0;
9
10 endmodule