Berbagi Data di antara berbagai proses .... Mohon Bantuan

[nikhilsigma]

Saya harus merancang model server sederhana .... dalam desain diperlukan untuk memperbarui status (yang merupakan nilai integer), sekarang nilai ini juga perlu berbagi dan diperbaharui di berbagai proses. jadi saya tidak dapat memiliki sebuah variabel untuk ini ..... seperti yang didefinisikan dalam satu proses hanya ... juga saya tidak dapat memiliki sinyal untuk nilai ini .... karena dapat diberikan hanya dalam satu proses ..... sehingga saya tidak mampu membuat nilai ini global dan juga update di mana-mana ... : (Tolong bantu ....: -?

 

[barry]

Anda dapat memiliki proses yang akan menerima input dari proses lainnya berbagai yang ingin memperbarui sinyal Anda. Tergantung pada seberapa mewah yang Anda inginkan (atau perlu) untuk menjadi, Anda dapat memiliki handshaking antara wasit master dan proses lainnya untuk menentukan siapa yang akan mengubah sinyal.

 

[nikhilsigma]

harap dapat membantu saya dengan ini .... Fungsi: Sebuah server penyimpanan menerima permintaan akses data dari salah satu dari 4 disk. Server mempertahankan antrian permintaan yang berbeda untuk setiap disk, dan ketika menerima permintaan, ia menambahkan ke antrian untuk disk masing-masing. Asumsikan bahwa akses masing-masing membuat disk sibuk selama 2 detik, dan hanya salah satu disk dapat mentransfer data pada suatu waktu. Jika permintaan untuk beberapa disk yang tertunda, harus menggunakan beberapa strategi untuk mengatasi situasi. Semua permintaan harus dilayani. Input: 4 switch, menunjukkan apakah akses diminta untuk disk masing-masing. Switch adalah sarana TINGGI ada permintaan untuk akses baru. Untuk memulai akses baru, putar saklar OFF dan kemudian mengubahnya ON setelah beberapa waktu. Output: 4 set 3 lampu LED masing-masing, mewakili status 4 disk. HIJAU berarti siap menerima permintaan baru. MERAH berarti transfer data sedang berlangsung. ORANGE / YELLOW permintaan sarana yang antri untuk disk. saya sedang berpikir untuk membuat 4 proses untuk menghitung permintaan selama 4 disk. dan satu program bersama yang akan memeriksa meja dan akan menunggu 2secs .... tetapi saya mengalami masalah saat memperbarui kontra ..... : (

 

[TrickyDicky]

Mengapa tidak memposting beberapa kode?

 

[nikhilsigma]

[Sintaks = VHDL] library IEEE; IEEE.STD_LOGIC_1164.ALL digunakan; IEEE.STD_LOGIC_ARITH.ALL penggunaan, penggunaan IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment deklarasi perpustakaan berikut jika instantiating ---- primitif Xilinx manapun dalam kode ini . - Perpustakaan UNISIM; - UNISIM.VComponents.all penggunaan, server entitas adalah Port (a: di std_logic; - a adalah rquests dari b pengguna: di std_logic; c, d: keluar std_logic: = '0 ') ; - c adalah showinh pengolahan disk sesuai permintaan (a) ... end server; Behavioral arsitektur dari server sinyal a1: integer: = 0; sinyal a2: std_logic: = '0 '; mulai reqA: proses (a, a2) - Proses ini akan menghitung permintaan dalam sinyal a1 mulai jika (a' acara dan a = '1 ') maka a1

 

[barry]

Jangan gunakan menunggu untuk kode Anda, itu benar-benar hanya untuk bangku uji. Juga, Anda punya dua pernyataan di dalam salah satu proses yang kedua nilai assign untuk a1. Anda perlu benar-benar memikirkan kembali pendekatan Anda di sini. Pikirkan perangkat keras, bukan perangkat lunak.

 

[nikhilsigma]

sehingga satu sinyal dapat diperbarui hanya sekali dalam suatu proses? apa yang Anda maksud dengan berpikir keras ..... dapat Anda menyarankan saya beberapa bahan bacaan, sebagian besar buku teks memberitahu tentang kode simulatable ...

 

[barry]

Dalam proses sinkron sinyal hanya akan diperbarui sekali. Misalnya, D-masukan dari flip-flop dapat mengubah seratus kali sebelum jam tepi terjadi, namun output Q hanya akan mencerminkan masukan terbaru. Ketika saya mengatakan 'berpikir keras' Maksudku berpikir tentang hardware aktual yang akan dibuat dari Anda VHDL.