Begin - Akhir

[kunal1514]

Hi All.

Dapatkah saya melakukan anyboby kirim mulai - Meningkatkan akhir Hardware atau tidak dalam pernyataan Berganda dan Single.

 

[vlsi_whiz]

The BEGIN-END klausa dalam VHDL atau Verilog tidak meningkatkan disimpulkan perangkat keras.Ini hanya coding semantik.Sama seperti bagaimana C memiliki kurung () untuk menunjukkan awal dan akhir loop atau modul.

 

[shiv_emf]

Memulai dan mengakhiri r digunakan untuk menggabungkan serangkaian pernyataan sekuensial

 

[itsthepip]

Mulai Akhir pernyataan tidak menyebabkan beban hardware tambahan ....
U dapat memeriksa ini setelah menulis kode Verilog kecil dan sintesis itu ......Wont be ada gerbang tambahan di sirkuit buatan karena ini pernyataan Begin-End