Batas-Batas verifikasi formal Formalitas

[Miho]

Kami mencoba untuk menggunakan Formalitas untuk memeriksa apakah beberapa ECO kami dilakukan adalah benar.Karena kita ingin lakukan hanya memperbaiki logam, itu sedikit ah (at) ck ...

Dalam netlist asli, kita telah DFFs yang di-reset ke 0 oleh kekuasaan-on reset sel.Sekarang kita perlu mengubah kekuasaan-up negara (setelah power-on reset) dari output dari sandal jepit ini ke 1.Kami melakukannya dengan menghubungkan port output ke DFF terbalik menghubungkan output dan input ke versi terbalik dari sinyal input juga.

Simulasi fungsional menunjukkan bahwa ini bekerja dengan baik.RTL kita membandingkan dengan ini diubah dalam cara yang bersih, yang DFFs ditetapkan ke 1 pada kekuasaan-on reset.

Namun, Formalitas klaim bahwa jaring dan contoh-contoh ini tidak cocok.Adalah bahwa pembatasan Formalitas yang tidak dapat mengenali bahwa beahviour dari input ke output adalah sama meskipun keadaan DFF berbeda?

Tentu saja kita bisa mengubah RTL dengan cara yang sama kita lakukan chaneg yang netlict.Tapi itu tidak akan membiarkan kita untuk menangkap setiap kesalahan dalam pemikiran kita ...

Any suggestions are appreciated.Terima kasih
Michael

 

[nand_gates]

Aku Wold ingin melihat perubahan RTL ur!!Dapatkah Anda memberikan beberapa contoh setara
kode di sini??

 

[Miho]

Berikut adalah kode RTL perubahan: yang asli telah komentar.

selalu @ (posedge wclk atau posedge por)
mulai
if (por)
mulai
r [0] <= 6'b000001; / / set bit 0 hingga ON pada kekuasaan-on reset
/ / Rl [0] <= 0; / / asli reset ke 0
rl [1] <= 0;
r [2] <= 0;
r [3] <= 0;
akhir
lain
mulai
kasus (byteindex)
4'd0: r [0] <= wdata [5:0];
4'd1: r [1] <= wdata [5:0];

4'd2: r [2] <= wdata [5:0];
4'd3: r [3] <= wdata [5:0];
default:;
endcase
akhir
akhir

Mereproduksi netlist agak sulit.Harap pesan saya di atas menjelaskan cukup baik.

Ceria,
Michael

 

[jackson_peng]

negara reset perubahan pada output, yang gagal dalam tahap verifikasi.untuk menghindari ini, gunakan "set dont memverifikasi" perintah untuk menonaktifkan memeriksa kapan reset aktif rendah.Namun, seluruh negara reset chip tidak akan cek, jika diperbolehkan.

Ini adalah recommand untuk mengubah RTL setelah Anda melakukan ECO.

 

[Miho]

jackson_peng wrote:

negara reset perubahan pada output, yang gagal dalam tahap verifikasi.
untuk menghindari ini, gunakan "set dont memverifikasi" perintah untuk menonaktifkan memeriksa kapan reset aktif rendah.
Namun, seluruh negara reset chip tidak akan cek, jika diperbolehkan.Ini adalah recommand untuk mengubah RTL setelah Anda melakukan ECO.