Bantuan PLZ! FPGA Jam-jam menciptakan dari jam masukan

[fallingrain_83]

Hi all Saya ingin menciptakan sebuah jam dari jam masukan yang memiliki frekuensi kurang saya mencoba ini, namun tidak bekerja modul (CLK, ...) masukan CLK, / / ​​terhubung ke C9 pin Spartan3 XC3S200 reg [00:25 ] count; reg clk2, allways @ (posedge CLK) mulai menghitung

 

[FvM]

Jika Anda menghapus blok kedua selalu, desain pada dasarnya harus bekerja sebagai pembagi 2 jam 26 **.

 

[fallingrain_83]

tapi saya harus melakukan s.th di blok selalu saya jika saya menghapus bahwa saya harus chek clk2 oleh jika dan saya memiliki kesalahan dengan sintaks ini: lways @ (posedge CLK) mulai menghitung

 

[FvM]

Setidaknya Anda harus menghapus clk2

 

[yanzixuan]

tapi saya harus melakukan s.th di blok selalu saya jika saya menghapus bahwa saya harus chek clk2 oleh jika dan saya memiliki kesalahan dengan sintaks ini: lways @ (posedge CLK) mulai menghitung