Bantuan pada kode Verilog!

[yann_sun]

Hi, semua Mengapa perintah dalam "selalu mulai akhir" dieksekusi pada waktu nol? Berikut ini adalah kode singkat.

 ... awal mulai A

 

[ciciw]

Bukanlah sinyal clock, sehingga tingkat dipicu, bukan dipicu tepi.

 

[poluekt]

Non-blocking tugas A

 

[yann_sun]

Menggunakan 0 = masih gagal untuk memecahkan masalah. Ada ketidaksesuaian ada. Petunjuk apapun?

 

[dave_59]

Jika Anda menggunakan simulator apapun yang mendukung SystemVerilog, jika Anda menulis kode Anda sebagai reg A = 0; Inisialisasi A dijamin untuk mengeksekusi sebelum selalu atau mengeksekusi blok awal. Atau Anda bisa membuat tugas pertamanya ke A = 1, tetapi kemudian Anda akan memiliki masalah untuk @ (posedge A) jika ada.

 

[tariq786]

Dave dipersilahkan untuk edaboard! Bisakah Anda menjawab posting saya di http://www.edaboard.com/thread234194.html Terima kasih

 

[dave_59]

Maaf, satu-satunya hal yang bisa saya berikan secara gratis adalah saran: |

 

[tariq786]

Terima kasih Dave. Dimana ada kemauan, pasti ada jalan.

 

[yann_sun]

yang membantu