Bantu saya memecahkan kesalahan sintaks dalam 4 bit Adder PKB

[ninja8oi]

Hey guys untuk beberapa alasan aku telah bekerja pada Adder ini selama beberapa hari terakhir dan tidak bisa mendapatkan hal ini untuk mengkompilasi. Saya mendapatkan sebuah Error: Line 49: VHDL kesalahan sintaks, akhir-of-file tak terduga. Apa artinya ini? Saya tidak dapat menemukan di mana kesalahan tersebut. library IEEE; menggunakan ieee.std_logic_1164.all; CLA_ADDER entitas adalah port (x0, x1, x2, x3: di std_logic; y0, y1, y2, y3: di std_logic; c0: di std_logic; s0, s1, s2, s3: keluar std_logic); CLA_ADDER END; Arsitektur perilaku DARI CLA_ADDER IS Sinyal g0, g1, g2, g3, p0, p1, p2, p3, c1, c2, c3, c4: std_logic; Mulailah - Mendefinisikan Proses G (x0, x1, x2, x3, y0, y1, y2, y3) Mulai g0

 

[khorram]

Anda melewatkan ")" di baris 35. Juga Anda menempatkan ";" setelah "proses" di baris 41. Pada baris 48 anda harus menghapus "arsitektur". Silakan coba kode berikut: library IEEE; ieee.std_logic_1164.all digunakan; CLA_ADDER entitas adalah port (x0, x1, x2, x3: di std_logic; y0, y1, y2, y3: di std_logic; c0: di std_logic; s0, s1, s2, s3: keluar std_logic); CLA_ADDER END; Arsitektur perilaku DARI CLA_ADDER IS Sinyal g0, g1, g2, g3, p0, p1, p2, p3, c1, c2, c3, c4: std_logic; Mulailah - Mendefinisikan G Proses (x0, x1, x2, x3, y0, y1, y2, y3) Mulai g0