bagaimana saya bisa memperbaiki waktu FIFO?

[ackqin]

Saya menggunakan blok internal SPARTANIII ram seperti FIFO, tapi waktunya tidak dapat memenuhi kebutuhan saya, detail adalah sebagai berikut:
Aku butuh kecepatan 125Mhz, tetapi data ram keluar hanya dapat menerapkan tentang 100MHz, bagaimana saya bisa meningkatkan kecepatan.

terima kasih, ackqinTiming kendala: TS_lclk = PERIODE TIMEGRP "lclk" 7,5 ns TINGGI 50%;

20.913 item dianalisis, 63 waktu kesalahan terdeteksi.(63 setup kesalahan, 0 terus kesalahan)
Periode minimum 9.989ns.
-------------------------------------------------- ------------------------------
Slack:-2.489ns (persyaratan - (data jalan - jalan jam condong ketidakpastian))
Sumber: xmt_scheduler/addq_fifo/addq_fifo/B8.B (RAM)
Tujuan: xmt_scheduler/addq_fifo/addq_dout_6 (FF)
Persyaratan: 7.500ns
Data Path Delay: 9.970ns (Tingkat Logic = 3)
Path Clock Skew:-0.019ns
Sumber Jam: lclk_BUFGP meningkat 0.000ns
Tujuan Jam: lclk_BUFGP meningkat 7.500ns
Jam Ketidakpastian: 0.000ns
Peningkatan Timing Wizard
Data Path: xmt_scheduler/addq_fifo/addq_fifo/B8.B untuk xmt_scheduler/addq_fifo/addq_dout_6
Jenis Delay Delay (ns) Logis Resource (s)
---------------------------- -------------------
Tbcko 2,394 xmt_scheduler/addq_fifo/addq_fifo/B8.B
net (fanout = 1) 3,044 xmt_scheduler/addq_fifo/addq_fifo/N942
Tif5 0,796 xmt_scheduler/addq_fifo/addq_fifo/BU197
xmt_scheduler/addq_fifo/addq_fifo/BU203
net (fanout = 1) 0,000 xmt_scheduler/addq_fifo/addq_fifo/N8868
Tif6y 0,342 xmt_scheduler/addq_fifo/addq_fifo/BU216
net (fanout = 1) 0,358 xmt_scheduler / addq_fifo / addq_dout_ <6>
Tilo 0,551 xmt_scheduler/addq_fifo/_n0025 <6> 9
net (fanout = 1) 1,459 CHOICE1368
Tsrck 1,026 xmt_scheduler/addq_fifo/addq_dout_6
---------------------------- ---------------------- -----
Total 9.970ns (5.109ns logika, 4.861ns rute)
(51.2% logika, 48,8% rute)

 

[echo47]

Jika Anda memberitahu kami persis yang chip yang anda gunakan, dan tunjukkan kami desain Anda, mungkin seseorang dapat membantu Anda lebih baik.

"Data Path Delay: 9.970ns (Tingkat Logic = 3)" - itu tampaknya hanya lambat tiga tingkat logika.Mungkin Anda telah lama tata letak rute luas.

 

[ackqin]

echo47, terima kasih.
Saya menggunakan xc3s400 -4, saya hanya menggunakan fifo dalam FPGA ini, semua sinyal dalam FPGA.
Fifo ini akan menyimpan data saya, dan saya akan membacakan ketika saya butuhkan.jadi saya ingin tahu, tapi data kecepatan keluar fifo tidak dapat memenuhi persyaratan 125Mhz saya, jadi saya ingin tahu apakah ada cara yang dapat membuat data lebih cepat keluar dari fifo.

 

[echo47]

FPGA yang dapat dengan mudah pergi 125 MHz, jadi mungkin ada sebuah inefisiensi di suatu tempat di desain FIFO.Itu saja yang saya dapat mengatakan tanpa melihat desain.

Jika Anda memiliki coregen, coba gunakan untuk membuat FIFO.Anda mungkin memiliki lebih beruntung.