Bagaimana menulis sebuah DAC

[kun]

bisa ada yang bilang padaku bagaimana menulis sederhana
DAC VHDL

i know membantu pada silahkan ~ ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />Jumat sampai ke tangan di

Sementara i tryiing diriku terlalu

jika ini adalah dalam Verilog Modul
cara untuk menutupi untuk VHDL
siapapun silahkan ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />modul abcd (DACout, DACin, CLK, Reset);
output DACout;
reg DACout;
masukan CLK;
Reset input;

reg [ 'MSBI 2:0] DeltaAdder;
reg [ 'MSBI 2:0] SigmaAdder;
reg [ 'MSBI 2:0] SigmaLatch;
reg [ 'MSBI 2:0] DeltaB;

selalu @ (SigmaLatch) DeltaB - (SigmaLatch [ 'MSBI 2], SIgmaLatch [' MSBI 2]) <<( 'MSBI 1);

selalu @ (DACin atau DelataB) DeltaAdder = DACin DeltaB;

selalu @ (DelaAdder atau SigmaLatch) SigmalAdder = DeltaAdder SigmaLaych;

selalu @ (posedge CLK atau posedge Reset)

mulai
IF (Reset)
mulai
SigmaLatch <= # 1 1'b1 <<( 'MSBI 1);
DACout <= # 1 1'b0;
akhir
lain
mulai
SigmaLatch <== # 1 SigmaAdder;
DACout <= # 1 SigmaLatch [ 'MSBI 2];
akhir
akhir
endmodule

 

[echo47]

Aku tidak tahu bagaimana mengkonversi Verilog untuk VHDL, tetapi kode yang Anda telah menunjukkan tidak akan bekerja karena kesalahan ketik.
Modul asli dalam aplikasi Xilinx catatan 154, "Virtex Synthesizable Delta-Sigma DAC":
http://www.xilinx.com/bvdocs/appnotes/xapp154.pdf

Mungkin orang lain dapat membantu Anda mengkonversi ke VHDL.