Bagaimana menghilangkan "menetapkan" setelah sintesis DC?

[Kermit]

Dalam desain, beberapa sinyal seperti ini:
modul test (a, b ,......)
input a;
output b;
......

menetapkan = b;
endmodule

Setelah sintesis, pernyataan ini oleh didnot ganti memasukkan sebuah buffer! Tetapi pernyataan ini diakui oleh cant Encounter.
Cara untuk menghilangkan ini "memberikan"?

 

[wadaye]

Kermit hi:

Anda dapat menggunakan "set_fix_multiple_port_nets" untuk masalah ini!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />wang1

 

[khplnarayana]

Hai,

I tried yang disarankan memperbaiki couldnot melakukannya.Tolong elaborate on this.Terima kasih,
Narayana.

 

[Memphis]

Setelah "set_fix_multiple_port_nets" benar, Anda harus menulis dan resynthesis Verilog keluar, maka anda akan mendapatkan netlist tanpa "menetapkan".Suggesstion berharap ini adalah membantu Anda.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />
<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[eternal_nan]

Pastikan Anda memohon perintah dengan pilihan berikut:
set_fix_multiple_port_nets-semua-buffer_constants

Hilang-buffer_constants yang dapat menyebabkan Anda masih memiliki beberapa memberikan pernyataan.Selain itu, pastikan Anda tidak melakukan "set_dont_touch" di beberapa modul yang berisi pernyataan menetapkan ...

 

[pasukan]

saya bertemu masalah yang sama,

if u menetapkan tidak dapat menghapus, mengedit langsung ......

 

[microww]

bila Anda telah tri_state bis atau pelabuhan, Anda akan memiliki "menetapkan"; atau bila Anda memiliki beberapa pin tak bertalian, Anda akan memiliki "menetapkan".
Anda dapat menambahkan boundary_optimization untuk memperbaiki dan mengatur menghapus "memberikan"

 

[horzonbluz]

Hi, microww.
set_boundary_optimization benar
Mengkompilasi pengaturan ini tidak digunakan.Bisa mengubah logika Anda subdesigns.Jadi kita tidak menggunakannya di DC.

 

[ic_design]

"mengeditnya langsung" bukan metode yang terbaik.Anda lebih baik menggunakan "set_fix_multiple_port_nets".

 

[farmerwang]

menetapkan verilog_out_no_tri benar
set_fix_multiple_port_nets-semua-penyangga

Hal ini akan memperbaiki masalah anda.Catatan, Anda perlu mengajukan permohonan ini untuk setiap desain Anda baca.

 

[seanwu]

Sepertinya tidak ada masalah, ketika menggunakan menetapkan bersih untuk mengubah nama modul.

 

[ecijun]

Satu buku mengatakan ia tidak sesuai dengan "beberapa" P & R tool, tapi saya tidak menemui masalah ini, saya menggunakan SE dan Soc Encounter.

 

[carrie]

menggunakan 'change_names-aturan Verilog-hirarki' sebelum menulis Verilog format netlist.

 

[maxsnail]

menetapkan verilog_out_no_tri benar
set_fix_multiple_port_nets-semua-penyangga