bagaimana memilih perangkat sizing untuk tepi dipicu TSPC DFF?

[mohamedabouzied]

Dear all, saya tidak tahu bagaimana memilih perangkat ukuran untuk logika fase tunggal TSPC jam Benar? Terutama, tepi dipicu DFF D flip flop. Saya menempatkan transistor dalam ukuran yang minimal, tetapi DFF tidak bekerja, jadi saya merasa bahwa saya harus ukuran transistor baik untuk membuat fungsi DFF baik. ANy saran? Thanx sebelumnya Mohamed Abouzied

 

[Blackuni]

Hai, Yang struktur / topologi Anda mencoba untuk digunakan? memberi kita skematik sehingga kita dapat .. Terima kasih,

 

[mohamedabouzied]

saya telah melekat Thanx atas perhatian dan cepat memutar ulang Mohamed Abouzied

 

[ee07d003]

Mengapa menggunakan transistor ukuran minimum? Sebagai aturan praktis, di jalan seri dua kali lipat lebar MOS. Untuk lebih lanjut tentang ukuran, baca "upaya logis"

 

[oermens]

ini tidak cmos, upaya logis tidak berlaku. tspc tampaknya tidak memiliki metodologi yang benar-benar ukuran, itu semua tergantung pada frekuensi operasi Anda di dari pengalaman saya. untuk ukuran tertentu, semakin rendah frekuensi, kemampuan node kurang kritis harus menyimpan biaya, kesempatan lebih banyak Glitches dan hasil yang salah.

 

[Blackuni]

Hi mohamedabouzied, Masih im bekerja keluar untuk bingkai metodologi untuk jenis logika, tapi masalahnya adalah biaya berbagi dan kopling antar cabang, ini langsung menghasilkan kesalahan dan arus di kedua arah. tetap datang ke desain Anda, saya melakukan simulasi cepat dengan topologi Anda menggunakan teknologi 130nm dan bekerja dengan baik setelah ini, wp = 3 * wn, dan membuat wn dari m8 & M9 (2 NMOS perangkat di kolom kedua) 2-3 kali lebih besar dari NMOS lainnya, ini akan memastikan benar pengisian dan pemakaian. U dapat memilih berdasarkan nilai wn meningkat dan req jatuh waktu, tapi. Ingat ur kemiringan CLK akan menjadi penting untuk operasi yang benar. Semoga ini bisa membantu! Terima kasih,