bagaimana memanggil parameter luar Verilog

[yannsun]

Hi all, Jika parameter "i" didefinisikan dalam Verilog kode, tetapi tidak dievaluasi, bagaimana memanggil nilai luar kode, dalam SHELL? Terima kasih.

 kode ------- setiap modul (); mendefinisikan i; / / ... ... ... endmodule

[KODE] SHELL ------- set i = $ var [/CODE]

 

[poluekt]

menjalankan simulator dengan option + FINISH = 10000 dalam Verilog-kode: integer stop_clock, jika (plusargs $ nilai $ ("FINISH =% d", stop_clock)) mulai ...