Bagaimana melindungi source code VHDL?

[Zerox100]

Hai, Saya ingin mengirim salah satu desain saya untuk orang asing yang mungkin adalah pelanggan untuk pengujian (tetapi saya tidak bisa percaya padanya pada awalnya). Jadi saya tidak ingin mengirim kode sumber yang tepat. apakah ada cara untuk mengirim kode dikompilasi kepadanya di tingkat gerbang atau sesuatu seperti itu? Salam,

 

[Blowfishie]

Jika Anda berdua menggunakan ModelSim, Anda dapat melihat di Bab 3 dari manual user (di sini) untuk membaca tentang sumber dienkripsi. Ada thread lain di sini untuk topik serupa: [URL = "http://www.edaboard.com/thread220638.html"] http://www.edaboard.com/thread220638.html [/URL]

 

[treqer]

saya menggunakan 8 pin pic kontroler diri 2way membuat kode connekt dan CRC

 

[Zerox100]

Tidak ada dia tidak ingin mensimulasikan. Saya ingin memberinya solusi parsial dan ia hanya harus mensintesis desain dengan bagian lain dan program FPGA. Setelah itu dia mungkin bertanya beberapa perubahan dan tentunya ia akan membayar saya. Saya ingin memberinya tingkat kode VHDL rendah sehingga ia tidak bisa mengubahnya sendiri. Dia harus dapat memverifikasi fungsi secara keseluruhan dari desain (ada lagi). Saya membawa ide! Apakah mungkin untuk memberinya model sintesis posting? Mungkinkah dia menggunakan "model pasca sintesis" sebagai bagian dari proyeknya? Perangkat ini Xilinx Spartan III.

 

[serhannn]

Anda dapat mengirim pre-compiled perpustakaan, di mana file VHDL-compile menggunakan-nodebug pilihan vcom. Ini menyembunyikan semua sinyal internal dan hirarki. Anda harus baca petunjuk manual ModelSim untuk informasi lebih lanjut.

 

[permute]

ini atau file NGC. File NGC adalah output sintesis sebagai netlist - sebelum pemetaan / penempatan / routing. Ini bekerja baik ketika ada sedikit atau tidak ada tambahan waktu / penempatan kendala untuk inti. Pada titik ini, pengguna akhir tidak akan memiliki VHDL / Verilog. Anda akan perlu untuk mencari instruksi tentang bagaimana untuk membuat NGC dari bagian tertentu dari desain Anda, pastikan untuk menangani itu IOB benar. IP core populer sering termasuk kode yang akan menonaktifkan inti setelah beberapa waktu telah berlalu. untuk metode dasar, masih akan ada kemungkinan untuk menggunakan editor FPGA untuk bekerja di sekitar perlindungan tanpa banyak kesulitan.

 

[Blowfishie]

Anda dapat mengirim pre-compiled perpustakaan, di mana file VHDL-compile menggunakan-nodebug pilihan vcom. Ini menyembunyikan semua sinyal internal dan hirarki. Anda harus baca petunjuk manual ModelSim Untuk informasi lebih lanjut

. Ini hanya bekerja jika kedua belah pihak menggunakan versi yang sama dari ModelSim.

 

[Zerox100]

Apakah mungkin untuk menggunakan lenardo program lama dan kompilasi ke Perpustakaan VHDL Standrad? Untuk beberapa alasan, Lebih baik bagi saya untuk menggunakan VHDL bukan file netlist.